CN101860356A - 电压电平移位器、电压电平移位方法以及集成电路 - Google Patents

电压电平移位器、电压电平移位方法以及集成电路 Download PDF

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CN101860356A CN201010161459A CN201010161459A CN101860356A CN 101860356 A CN101860356 A CN 101860356A CN 201010161459 A CN201010161459 A CN 201010161459A CN 201010161459 A CN201010161459 A CN 201010161459A CN 101860356 A CN101860356 A CN 101860356A
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Abstract

本发明提供一种电压电平移位器、电压电平移位方法以及集成电路，该电压电平移位器包括可以接收输入电压信号的一输入端，上述输入电压信号包括从第一电压状态至第二电压状态的一第一状态转换，一输出端输出具有相对于上述输入电压信号的上述第一状态转换的由第三电压状态至第二电压状态的一第二状态转换的一输出电压信号，一驱动级包括一第一晶体管和一第二晶体管，从一对应于上述第一电压状态和上述第二电压状态的电压电平的平均值的一时间开始，避免施加上述第二电压状态至上述第一晶体管的栅极以使得第一晶体管不导通。本发明可以避免在高电压操作下的闪存的各装置、晶体管和/或电路损坏。

Description

电压电平移位器、电压电平移位方法以及集成电路
技术领域
本发明涉及一种半导体电路的领域，尤其涉及一种用于控制电平移位的电压电平移位器、集成电路、***以及方法。
背景技术
在各种的应用中都会使用到闪存，闪存提供随机存取等处理以存储例如应用程序的数据。数据可从闪存单元中多次写入与读出，一般的闪存单元为一改良式具有堆叠栅(stacked gate)的金属氧化物半导体晶体管。该堆叠栅包括了一控制栅以及一浮动栅，该控制栅用来控制晶体管的导通或不导通以控制从漏极(Drain)到源极(Source)的电流，而浮动栅位于控制栅与装置沟道之间。电荷会注入或离开浮动栅，此浮动栅因为由绝缘材料所包围而变的受到限制。快闪晶体管单元的阈值电压会随着浮动栅的充电状态(charging-state)而改变，且根据浮动栅的充电状态将二进制数据数值存储于各个闪存单元中。
浮动栅的充电或放电的过程被称之为擦除(erasing)或写入(programming)，擦除或写入该闪存单元需要能够克服像是氧化层所造成的能量势垒(energy barrier)的电子(其中该氧化层介于浮动栅电极与充电电源之间)，该电子的能量等级须借由于能量势垒施加相对大的跨压以推高至高于该能量势垒的数值。例如，透过将电子由浮动栅注入至控制栅以擦除该闪存单元。控制栅施加一高的正电压，而浮动栅则电容性耦接于一低电压或一负电压。相同地，在擦除以及写入的期间，可使用装置的漏极、源极或沟道区来获得或者释放电子。
发明内容
为克服现有技术的缺陷，本发明一实施例提出一种电压电平移位器，包括：一输入端，接收一输入电压信号，上述输入电压信号包括由一第一电压状态转换至一第二电压状态的一第一状态转换；一输出端，输出一输出电压信号，上述输出电压信号对应于上述输入电压信号的上述第一状态转换而具有由一第三电压状态转换至上述第二电压状态的一第二状态转换；以及一驱动级，耦接于上述输入端以及上述输出端之间，上述驱动级包括一第一晶体管以及第二晶体管，其中从在一时间之后，上述第二电压状态被免于施加在上述第一晶体管的栅极上以使得上述第一晶体管不导通，其中上述时间对应于上述第一电压状态和上述第二电压状态的电压电平的平均值。
本发明一实施例提出一种电压电平移位方法，适用于操作一电压电平移位器，包括接收一输入电压信号，上述输入电压信号包括由一第一电压状态转换至一第二电压状态的一第一状态转换；在对应于上述第一电压状态和上述第二电压状态的电压电平的平均值的一时间之后，免于施加上述第二电压状态于一驱动级的一第一晶体管的栅极上以使得上述第一晶体管不导通，其中上述第一晶体管与比上述第一电压状态大的一第三电压状态耦接；以及输出一输出电压信号，上述输出电压信号具有相对于上述输入电压信号的上述第一电压转换的由一第三电压状态转换至上述第二电压状态的一第二状态转换。
本发明一实施例提出一种集成电路，包括一电荷泵浦；一电压线，耦接于上述电荷泵浦；以及一电压电平移位器，耦接于上述电压线，其中上述电压电平移位器还包括：一输入端，接收一输入电压信号，上述输入电压信号能够在一转换期间内由一第一电压状态转换至一第二电压状态；一输出端，输出相对于上述输入电压信号的一输出电压信号；以及一驱动级，耦接至上述输入端以及上述输出端，上述驱动级包括一第一晶体管以及第二晶体管，其中从在对应于上述第一电压状态和上述第二电压状态的电压电平的平均值的一时间之后，上述第二电压状态被免于施加在上述第一晶体管的栅极上以使得上述第一晶体管不导通。
本发明具有一预期的电荷损失的电压电平移位器、集成电路、***以及用于控制电平移位器的方法，从而可以避免在高电压操作下的闪存的各装置、晶体管和/或电路损坏。
以上的描述概括了本发明的特征和技术优点，因此可透过以下所详细说明的叙述来更了解本发明，该摘要仅简单描述某些本发明的实施例，但本发明并非仅限于上述实施例。
在此描述本发明的其余特征和优点，以构成本发明的权利要求。任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。
附图说明
图1显示一集成电路的示意图。
图2显示一输入电压信号的电压状态变化以及驱动级的第一晶体管的栅极的电压状态。
图3显示根据本发明实施例所述的电压电平移位器的漏电流的模拟结果。
图4显示一电压电平移位器的示意图。
图5显示包括一集成电路的***的示意图。
其中，附图标记说明如下：
100～集成电路
110～电荷泵浦
115～电压线
120～电压电平移位器
120a～输入端
120b～输出端
130～驱动级
131～晶体管
133～晶体管
410～反相器
415、420、425、430～晶体管
500～***
510～处理器
a～节点
具体实施方式
常见的闪存电路中具有一电压电平移位器。该常见的电压电平移位器就像是一高电压开关，而电压电平移位器由一驱动级(driver stage)、一N沟道金属氧化物半导体(简称NMOS)晶体管N1、一P沟道金属氧化物半导体(简称PMOS)晶体管P1以及一反相器所组成的。N沟道金属氧化物半导体晶体管N1以及P沟道金属氧化物半导体晶体管P1串联耦接，并且与该驱动级并联配置。该反相器耦接于N沟道金属氧化物半导体晶体管N1与驱动级之间，P沟道金属氧化物半导体晶体管P1的源极端则与一低电压VSS耦接。当输入电压信号为高的情况下，驱动级的输出端则会输出一高电压HV；当输入电压信号为低的情况下，驱动级的输出端则输出一低电压VSS。
一般的驱动级由N沟道金属氧化物半导体晶体管N2和一P沟道金属氧化物半导体晶体管P2所组成的，该P沟道金属氧化物半导体晶体管P2和该N沟道金属氧化物半导体晶体管N2串联在高电压HV和低电压VSS之间，该N沟道金属氧化物半导体晶体管N2的源极端与高电压HV耦接，而该P沟道金属氧化物半导体晶体管P2的源极端与低电压VSS耦接。而该N沟道金属氧化物半导体晶体管N2和P沟道金属氧化物半导体晶体管P2的漏极端作为该电压电平移位器的输出端，该电压电平移位器的输出端耦接至P沟道金属氧化物半导体晶体管P1的栅极，而P沟道金属氧化物半导体晶体管P1的漏极耦接至P沟道金属氧化物半导体晶体管P2的栅极。
当输入电压信号为高的情况下，N沟道金属氧化物半导体晶体管N1为导通的，该反相器将高电压状态转为低电压状态，使得N沟道金属氧化物半导体晶体管N2不导通。导通的N沟道金属氧化物半导体晶体管N1则将P沟道金属氧化物半导体晶体管P1的漏极耦接至低电压VSS，该低电压VSS可导通将高电压HV耦接至电压电平移位器的输出端的P沟道金属氧化物半导体晶体管P2。
当输入电压信号从高电压状态转至低电压状态时，则N沟道金属氧化物半导体晶体管N1不导通。紧接着，将低电压状态施加于反相器以将低电压状态转为高电压状态，高电压状态则施加于N沟道金属氧化物半导体晶体管N2的栅极，因此导通了N沟道金属氧化物半导体晶体管N2。当高电压状态施加于N沟道金属氧化物半导体晶体管N2的栅极时，低电压状态依旧施加于P沟道金属氧化物半导体晶体管P2的栅极。可发现N沟道金属氧化物半导体晶体管N2以及P沟道金属氧化物半导体晶体管P2完全被导通，该完全被导通的N沟道金属氧化物半导体晶体管N2以及P沟道金属氧化物半导体晶体管P2会导致由高电压HV流至低电压VSS的大漏电流(leakage current)。即使完全导通的时间非常短，由于大漏电流的关系，依旧不希望发生电流通过完全被导通的N沟道金属氧化物半导体晶体管N2以及P沟道金属氧化物半导体晶体管P2的情形。该电荷损失将会拉降了高电压HV，导致在高电压操作下的闪存的各装置、晶体管和/或电路损坏。
因此，根据上述说明，具有一预期的电荷损失的电压电平移位器、集成电路、***以及用于控制电平移位器的方法，实为所冀。
可了解的是接下的内容是为了实践本发明不同的技术特征的实施例或范例。为了简化本发明，在下面叙述中具体描述该组成以及安排的例子，想当然尔，这些仅为范例，并非为限制。除此之外，本实施例可能会重复某些参考数字以及文字，该重复的目的是为了简化和清楚描述，并非拿来指定各种所讨论的实施例和/或结构间的关系。并且，像是在本发明中一元件在另一元件上面，相连，和/或耦接等的结构可包括元件以直接接触的方式形态的实施例，也可包括其他元件在***其他元件中形成的实施例，像这样也是直接接触。此外，形容空间的词汇，例如下方、上方、水平、垂直、之下、之上、上、下、顶部、底部等，或其中衍生字(例如：水平地、向下地、向上地等)被使用来描述实施例中一元件与另一元件的关系。形容空间的词汇可涵盖包括元件装置的不同导向。
图1显示一集成电路的示意图。在图1中，一集成电路100包括一电荷泵浦(Charge pump)110、一电压线115以及一电压电平移位器120。该电荷泵浦110与电压线115耦接，电压线115与电压电平移位器120耦接。集成电路100包括一非易失性存储器电路，例如：闪存(flash)、可擦除可编程只读存储器(EPROM)、电子可擦除可编程只读存储器(E2PROM)、静态随机存取存储器(SRAM)电路、一整合式静态随机存取存储器电路、动态随机存取存储器(DRAM)电路、一元件可程序逻辑栅阵列(Field Programmable Gate Array)电路，一逻辑电路和/或其他集成电路。
电荷泵浦110可将一电压状态加压至另一电压状态，在使用闪存电路的有些实施例中，电荷泵浦110可将大约1.8伏特的内部操作电压VDD加压变成大约10～13伏特的加压电压VPP。电压线115可传送加压电压VPP至各个操作于高电压的装置、晶体管、二极管和/或具有集成电路120的电路中。
关于图1，电压线115将加压电压VPP耦接至作为高电压输出的电压电平移位器120。电压电平移位器120包括了一输入端120a、一输出端120b以及一驱动级130。输入端120a接收一输入电压信号，该输入电压信号从一电压状态像是高电压状态或电压VDD转换到另一电压状态像是低电压状态或0伏特(在此，输入电压信号的电压状态转换称之为一第一状态转换)。该输出电压信号从一高电压状态像是于电压线115上的加压电压VPP转换到相对于输入端120a所收到的输入电压信号的电压状态像是VSS或接地(在此，输出电压信号的电压状态转换称之为一第二状态转换)。值得注意的是，在有些实施例中，当输入端120a所收到的输入电压信号为高的情况下，则电压电平移位器120则在输出端120b输出该加压电压VPP；而当输入端120a所收到的输入电压信号为低的情况下，则电压电平移位器120则在输出端120b输出低电压VSS。
耦接于输入端120a和输出端120b之间的驱动级130包括了一第一晶体管，例如晶体管131，以及一第二晶体管，例如晶体管133。晶体管131和晶体管133各包括了一栅极端、一源极端以及一漏极端。该晶体管131的源极端耦接至提供加压电压VPP的电压线115，该晶体管133的源极端与电压源(例如接地或VSS)耦接。该晶体管131的栅极端与晶体管133的栅极端相互耦接，并且耦接至电压电平移位器120的输出端120b。
大约来说，从时间t1开始，其中时间t1对应于第一电压状态和第二电压状态的电压大小的平均值(例如VDD的1/2的大小，显示于图2中)，则第二电压状态(例如：0伏特)不再施加于晶体管131的栅极，因此，晶体管131大体上不导通。图2显示一输入电压信号的电压状态变化以及驱动级的第一晶体管的栅极的电压状态。在图2中，该输入电压信号由高电压状态(例如：VDD)转为低电压状态(例如：0伏)。在时间t1，输入电压信号的电压大约为VDD的1/2的大小，而另外，从时间t1开始，晶体管131的栅极的电压状态就开始从低电压状态(0伏)往高电压状态(VDD)上升，使得晶体管131不导通。在有些实施例中，大约从时间t1开始的意思代表大约从1ns或稍微慢于时间t1。在其他实施例中，大约从时间t1开始的意思代表大约稍微慢于0.5ns或稍微慢于时间t1。
值得注意的，一般的电压电平移位器具有包括PMOS晶体管P2和NMOS晶体管N2的驱动级。当输入电压信号为高电压的情况下，则导通了PMOS晶体管P2；而当输入电压信号由VDD转为0伏的情况下，则高电压状态是施加在NMOS晶体管N2的栅极，而低电压状态0伏施加在PMOS晶体管P2的栅极。则NMOS晶体管N2和PMOS晶体管P2皆是导通的，即使NMOS晶体管N2和PMOS晶体管P2皆完全导通的期间相当短暂，由高电压HV至低电压VSS的漏电流依旧相当大，例如：1.5mA。在有些实施例中，使用0.18μm的CMOS晶体管以及2.7V的加压电压，则漏电流可能会导致大约为1pC(pico coulmb)的电荷损失。电荷损失将会拉低了高电压HV，损毁了在高电压下操作的装置、晶体管和/或电路。
相对于一般的电压电平移位器，电压电平移位器120在大约从时间t1(时间t1对应于大约1/2VDD大小的电压状态)开始则移除施加晶体管131的栅极的低电压0伏。大约在时间t1之后，晶体管133的栅极的电压往电压状态VDD的同时，晶体管131的栅极的电压不再是低电压0伏，因此，大约在时间t1之后，晶体管131和晶体管133则不再同时被导通，由电压线115至低电压VSS的漏电流将是预期中的变小(大约0.8mA或更少)。在有些使用2.7伏加压电压和0.18μm的CMOS晶体管的实施例中，对应于高电压变至低电压的输入电压信号的电荷损失于时间t1之后则大约为0.5pC(表示于图3中)，值得注意的是，大约为0.5pC的电荷损失仅仅为一范例，本领域普通技术人员可透过修改加压电压和/或晶体管131和133的尺寸大小来预期性地减少电荷损失，而本发明的范围并非仅限于此。
值得注意的是，描述在以上图1至图3的输入和输出电压信号的转换状态仅仅为示范，且电压状态VDD、VSS、VPP和/或0伏也皆仅仅为示范。因此，本领域普通技术人员可修改输入和输出电压信号的电压转换和/或电压状态来达成所想要的电压电平移位器的操作。
图4显示根据本发明的一实施例的电压电平移位器的示意图。在图4中，电压电平移位器120包括了一反相器，例如：反相器410，其中该反相器410与输入端120a耦接。一第三晶体管(例如晶体管415)耦接于反相器410，该晶体管415具有一漏极端和一源极端，该晶体管415的漏极端耦接于具有加压电压VPP的电压线115(表示于图1中)。
电压电平移位器120包括了耦接于该输出端120b的一第四晶体管(例如晶体管420)，晶体管420具有一漏极端和一源极端，该晶体管420的源极端耦接于具有加压电压VPP的电压线115(表示于图1中)。
电压电平移位器120包括了一第五晶体管(例如晶体管425)，该晶体管425耦接于该输入端120a，晶体管425具有一漏极端和一源极端，并且晶体管425的源极端与晶体管415和420耦接。
电压电平移位器120包括了一第六晶体管(例如晶体管430)，并且该晶体管430耦接于该输入端120a。晶体管430具有一漏极端和一源极端，晶体管430的漏极端耦接于晶体管425的漏极端以及驱动级130的晶体管131和133的栅极。
以下的描述涉及电压电平移位器120的示范操作。当在输入端120a的输入电压信号为高的情况下(例如电压状态为VDD)，则该电压状态VDD使得晶体管425未导通以及使得晶体管430导通。导通的晶体管430使得一节点a耦接至一低电压(例如电压VSS或接地)。如图4所表示的，该节点a耦接至晶体管131和133的栅极，并且晶体管131和133的栅极相互耦接。电压状态VSS耦接至晶体管131和133的栅极，使得晶体管133未导通而晶体管131导通，该导通的晶体管131将加压电压VPP耦接至电压电平移位器120的输出端120b，该加压电压VPP(大约为10-13伏)即为输出端120b上的输出。
当输入电压信号由电压状态VDD降低为低电压状态(例如：0伏)，该0伏的电压状态将使得晶体管430未导通，且使得晶体管425导通。值得注意的是，反相器410可将0伏的电压状态转变为电压状态VDD。而电压状态VDD则会导通了晶体管415，而导通的晶体管415和晶体管425则将加压电压VPP耦接至该节点a以及晶体管131和133的栅极。加压电压VPP使得晶体管131不导通，但相对地导通了晶体管133。导通的晶体管133则将输出端120b和晶体管420的栅极耦接至电压状态VSS。电压状态VSS将使得晶体管420不导通，该未导通的晶体管420协助上拉在节点a上的电压朝向加压电压的大小。
关于图2和图4，当输入电压信号从电压VDD降至1/2VDD或更低时，晶体管425开始导通。由反相器410输出的电压状态也开始导通晶体管415，大约于时间t1后，节点a上的电压状态则会开始朝向加压电压上拉，而节点a中上拉的电压状态可导通晶体管133以及使得晶体管131不导通。因相同的上拉电压状态被施加于晶体管131和133的栅极，则晶体管131的栅极电压不受0伏的电压状态影响，而晶体管133的栅极电压不受电压状态VDD所影响，因此晶体管131和133不会同时被导通，减少了由加压电压VPP至电压状态VSS的漏电流。漏电流所造成的电荷损失则下降至不会大幅地下拉电压线115的加压电压状态的电压等级。
值得一提的是，晶体管415-430的种类和数目多寡以及反相器420仅为描述于图4中的一实施例。例如，也可增加额外的反相器以改变电压信号的状态，也可增加额外的晶体管来控制经驱动级的漏电流，本领域普通技术人员可透过改变晶体管的种类或数量以及反相器420来达成一所需要的电压电平移位器。
图5显示一***的示意图，其中该***包括了一示范的存储器电路。在图5中，一***500包括与一集成电路100耦接的一处理器510。在有些实施例中，处理器510可为一处理单元、中央处理单元、数字信号处理器、或可适用于存储器电路的数据存取的处理器。
在有些实施例中，处理器510和集成电路100可构成物理上或电路上耦接至印刷线路板(PWB)或印刷电路板(PCB)的一***以形成一电子装置。该电子装置可能为一电子***(例如：计算机、无线通信装置、计算机相关周边设备、娱乐装置等)的一部分。
在有些例子中，包括集成电路100的***500可提供在一芯片中的全面的***，即被称之为***单芯片(system on a chip，简称SOC)或***集成电路(system on integrated circuit，简称SOIC)的装置。这些***单芯片装置可提供像是被来执行手机(cell phone)、个人数字助理(Personal Digital Assistant，简称PDA)、数字视频录像设备(digital VCR)、数字动态摄影机、数字相机、MP3播放器的所有电路或者在单一集成电路上等类似的装置。
以上叙述用来概述实施例中的特征以便于本领域普通技术人员可对本发明更透彻的了解。为了实践相同的目的和/或达到在此所介绍实施例的相同优点，本领域普通技术人员可更加地了解可透过使用本发明为基础加以设计或修改其过程和结构。本领域普通技术人员可了解相等的结构是不违背本发明的精神和范围的，并且在不违背本发明的精神和范围下可作各种的变化、替代以及交换。

Claims (13)

1.一种电压电平移位器，包括：
一输入端，接收一输入电压信号，上述输入电压信号包括由一第一电压状态转换至一第二电压状态的一第一状态转换；
一输出端，输出一输出电压信号，上述输出电压信号对应于上述输入电压信号的上述第一状态转换而具有由一第三电压状态转换至上述第二电压状态的一第二状态转换；以及
一驱动级，耦接于上述输入端以及上述输出端之间，上述驱动级包括一第一晶体管以及第二晶体管，其中从在一时间之后，上述第二电压状态被免于施加在上述第一晶体管的栅极上以使得上述第一晶体管不导通，其中上述时间对应于上述第一电压状态和上述第二电压状态的电压电平的平均值。
2.如权利要求1所述的电压电平移位器，其中对应于上述第一电压状态和上述第二电压状态的电压电平的平均值的上述时间为1ns或小于1ns。
3.如权利要求2所述的电压电平移位器，其中由对应于上述第一电压状态和上述第二电压状态的电压电平的平均值的上述时间开始，对应于上述第一状态转换的一电荷漏损通过上述第一晶体管和上述第二晶体管，以及上述电荷漏损为0.5pC或小于0.5pC。
4.如权利要求1所述的电压电平移位器，其中上述第一晶体管的栅极耦接于上述第二晶体管的栅极，并且上述第一晶体管的栅极和上述第二晶体管的栅极耦接在一相同的电压。
5.如权利要求1所述的电压电平移位器，其中上述第一电压状态的大小为一操作电压，以及上述第二电压状态的大小为0伏。
6.如权利要求5所述的电压电平移位器，其中上述第一晶体管的源极耦接至可提供一加压电压的一电压线，并且上述加压电压的大小大于上述操作电压。
7.如权利要求6所述的电压电平移位器，还包括：
一反相器，耦接于上述输入端；
一第三晶体管，耦接于上述反相器，上述第三晶体管具有一漏极和源极，上述第三晶体管的漏极耦接于上述电压线：
一第四晶体管，耦接于上述输出端，上述第四晶体管具有一漏极和源极，上述第四晶体管的源极耦接于上述电压线：
一第五晶体管，耦接于上述输入端，上述第三晶体管具有一漏极和源极，上述第五晶体管的源极耦接于上述第三晶体管和上述第四晶体管：以及
一第六晶体管，耦接于上述输入端，上述第六晶体管具有一漏极和源极，上述第六晶体管的漏极与上述第五晶体管的漏极以及上述第一和上述第二晶体管的栅极耦接。
8.一种电压电平移位方法，适用于操作一电压电平移位器，包括
接收一输入电压信号，上述输入电压信号包括由一第一电压状态转换至一第二电压状态的一第一状态转换；
在对应于上述第一电压状态和上述第二电压状态的电压电平的平均值的一时间之后，免于施加上述第二电压状态于一驱动级的一第一晶体管的栅极上以使得上述第一晶体管不导通，其中上述第一晶体管与比上述第一电压状态大的一第三电压状态耦接；以及
输出一输出电压信号，上述输出电压信号具有相对于上述输入电压信号的上述第一电压转换的由一第三电压状态转换至上述第二电压状态的一第二状态转换。
9.如权利要求8所述的电压电平移位方法，其中对应于上述第一电压状态和上述第二电压状态的电压电平的平均值的上述时间为1ns或小于1ns。
10.如权利要求9所述的电压电平移位方法，其中由对应于上述第一电压状态和上述第二电压状态的电压电平的平均值的上述时间开始，对应于上述第一状态转换的一电荷漏损通过上述第一晶体管和上述第二晶体管，以及上述电荷漏损为0.5pC或小于0.5pC。
11.如权利要求8所述的电压电平移位方法，还包括：
供应一相同的电压至上述驱动级中的上述第一晶体管的栅极以及一第二晶体管的栅极。
12.如权利要求8所述的电压电平移位方法，其中上述第一电压状态的大小为一操作电压，以及上述第二电压状态的大小为0伏特。
13.一种集成电路，包括
一电荷泵浦；
一电压线，耦接于上述电荷泵浦；以及
一电压电平移位器，耦接于上述电压线，其中上述电压电平移位器还包括：
一输入端，接收一输入电压信号，上述输入电压信号能够在一转换期间内由一第一电压状态转换至一第二电压状态；
一输出端，输出相对于上述输入电压信号的一输出电压信号；以及
一驱动级，耦接至上述输入端以及上述输出端，上述驱动级包括一第一晶体管以及第二晶体管，其中从在对应于上述第一电压状态和上述第二电压状态的电压电平的平均值的一时间之后，上述第二电压状态被免于施加在上述第一晶体管的栅极上以使得上述第一晶体管不导通。
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