CN101853697A - 增益单元eDRAM单元、存储器及其制备方法 - Google Patents

Abstract

本发明属于动态随机存储器(DRAM)技术领域，具体为一种增益单元eDRAM单元、存储器及其制备方法。该增益单元eDRAM单元包括读MOS晶体管、写MOS晶体管、写字线、写位线、读字线、读位线以及等效寄生电容，所述写MOS晶体管的漏端与读MOS晶体管的栅极电连接，写MOS晶体管的漏端的深度大于写MOS晶体管的源端的深度，设置写MOS晶体管的漏端掺杂浓度分布以减小漏端的PN结的漏电流。该增益单元eDRAM具有数据保持时间长的特点，由该增益单元eDRAM单元组成的存储器的刷新频率低、功耗小。

Description

增益单元eDRAM单元、存储器及其制备方法

技术领域

本发明属于动态随机存储器（DRAM）技术领域，具体涉及一种嵌入式动态随机存储器（eDRAM）技术，尤其涉及一种写MOS晶体管为非对称结构的增益单元eDRAM（GainCelleDRAM）单元、存储器及其制备方法。

背景技术

存储器可以分为片外存储器和嵌入式存储器，嵌入式存储器是一种集成在芯片内与芯片***中各个逻辑、混合信号等IP模块共同组成芯片的基本组成部分。嵌入式存储器包括嵌入式静态随机存储器（eSRAM）和嵌入式动态随机存储器（eDRAM），其中，eDRAM由于其单元只包括一个晶体管和一个电容，相对eSRAM单元的六个晶体管，具有单元面积小的特点。

但是，传统的eDRAM的难点在于其电容的制造一般不与标准MOS工艺兼容，从而DRAM工艺与常规逻辑工艺差异很大，工艺的整合相当困难。因此业界提出了用MOS管自身的寄生电容来等效代替DRAM中电容的思想。

请参阅图1，图1所示为现有技术的增益单元eDRAM单元的电路结构示意图。该eDRAM是由Intel公司在美国专利US7120072中提出的，如图1所示，该GainCelleDRAM100包括写MOS晶体管101、读MOS晶体管102、写字线（WriteWordLine，WWL）105、读字线（ReadWordLine，RWL）106、写位线（WriteBitLine，WBL）107、读位线（ReadBitLine，RBL）108以及等效寄生电容104（等效寄生电容不是作为一个独立器件而存在的，图中只是示意性地单独图示出）。其中，写MOS晶体管101的漏区连接于读MOS晶体管102的栅极，MN点103为存储节点，等效寄生电容104一端与103连接，另一端接地，因此，MN点的电位的高低能控制读MOS晶体管102的导通与关断；例如，电容104存储电荷时，代表存储“1”，MN点103为高电位，可以控制读MOS晶体管102关断。读MOS晶体管102的一端接RBL，另一端接RWL；写MOS晶体管101的一端接WBL，另一端接读MOS晶体管102的栅极。通常地，等效寄生电容104为写MOS晶体管101的有源区寄生电容（也即漏区的寄生电容）或读MOS晶体管102的栅电容，也或者是两者的结合。以下结合操作列表具体说明其操作过程：

1、写操作(Write)：写“0”时，RWL、RBL置0电位，读MOS晶体管102不工作；WWL置-400mV，写MOS晶体管101导通，WBL置0V，从而等效寄生电容104放电，存储节点103电位为0。写“1”时，RWL、RBL置0电位，读MOS晶体管102不工作；WWL置-400mV，写MOS晶体管101导通，WBL置1V，从而等效寄生电容104充电，存储节点103电位为高电位。

2、数据保持时(Hold)：RWL、RBL置0电位，读MOS晶体管102不工作，WWL置1V，写MOS晶体管101关断，存储节点103的电位不受外界影响。

3、读操作(Read)：读“0”时，WWL置1V，WBL置0V，写MOS晶体管101关断；RWL偏置小于1V，RBL置0V，此时读MOS晶体管102导通，RWL通过读MOS晶体管对RBL充电,由于读出电路具有钳位作用,RBL的电位能达到200mV，从而可以读出数据“0”。读“1”时，WWL置1V，WBL置0V，写MOS晶体管101关断；RWL偏置小于1V，此时读MOS晶体管102关断，RWL不会通过读MOS晶体管对RBL充电,RBL维持0V电位，从而可以读出数据“1”。

图1所示的GainCelleDRAM单元不需要另外制造电容，采用标准CMOS工艺，并且其结构相对eSRAM更简单，可以实现高密度的嵌入式存储。但是，由于等效寄生电容104为写MOS晶体管101的有源区寄生电容或者读MOS晶体管102的栅电容、或者为写MOS晶体管101的有源区寄生电容和读MOS晶体管102的栅电容的组合，等效寄生电容104的电容值相对较小。等效寄生电容104存储的电荷保持时间反映了该增益单元eDRAM单元的数据保持特性，电荷保持时间越长，所需刷新的频率就越低、存储器的功耗也就越低。通常情况下，该增益单元eDRAM单元的等效寄生电容104所存储电荷的漏电途径有多种，例如，通过写MOS晶体管10的亚阈值漏电、通过写MOS晶体管101和读MOS晶体管102的栅氧层的漏电。其中，写MOS晶体管101的有源区（漏区）寄生电容所存储的电荷更容易通过源端与衬底之间的结（PN结）泄漏，从而大大降低该存储器的数据保持时间。特别是在在65nm下采用标准逻辑工艺只有10us的数据保持时间，从而存储器刷新频率高、功耗增大。

图2所示为图1所示增益单元eDRAM单元的俯视图，图3所示为图1所示增益单元eDRAM单元的截面正视图。现有技术中，图1所示的增益单元eDRAM单元通过应用图2和图3所示的物理结构并完成制造。在该实施例中，写MOS晶体管和读MOS晶体管均为PMOS管。结合图2和图3所示，其中，201为写MOS晶体管101的源端，202为写MOS晶体管101的栅极，203为写MOS晶体管101的漏端，205为读MOS晶体管102的有源区（源端或者漏端），206为读MOS晶体管102的栅极；用于存储电荷的电容（等效寄生电容）即为图3中虚线所示的电容（漏端203的结电容和栅极206的栅电容），为写MOS晶体管的漏端203和读MOS晶体管的栅极206通过金属线207连接。图2中所示虚线框图中的区域即为该eDRAM单元的存储节点204（即图3所示的204所指的漏端和栅极）。存储节点204的金属线207上，可以反映出等效寄生电容的存储电位（等效寄生电容中电荷越多、电位越高）。图3中的虚线所示的电容所组成的等效寄生电容在存储电荷时，容易通过写MOS晶体管的漏端的结电容泄漏。

有鉴于此，有必要提出一种新型结构的eDRAM单元以提高eDRAM单元的数据保持时间。

发明内容

本发明要解决的技术问题是，改善eDRAM单元的等效寄生电容的存储电荷泄漏问题，以提高eDRAM单元的数据保持时间。

为解决以上技术问题，按照本发明的第一个方面，提供一种增益单元eDRAM单元，其包括读MOS晶体管、写MOS晶体管、写字线、写位线、读字线、读位线以及等效寄生电容，所述写MOS晶体管的漏端与读MOS晶体管的栅极电连接，所述写MOS晶体管的漏端的深度大于所述写MOS晶体管的源端的深度，设置所述写MOS晶体管的漏端掺杂浓度分布以减小漏端的PN结的漏电流。

作为较佳技术方案，所述写MOS晶体管的漏端的平均掺杂浓度低于所述写MOS晶体管的源端的平均掺杂浓度。具体地，所述写MOS晶体管的漏端的平均掺杂浓度是所述写MOS晶体管的源端的平均掺杂浓度的40%到90%。

作为又一较佳技术方案，所述写MOS晶体管的漏端所占的面积大于所述MOS晶体管的源端所占的面积。具体地，在垂直于沟道方向、所述写MOS晶体管的漏端的尺寸大于所述写MOS晶体管的源端的尺寸。

作为再一较佳技术方案，所述写MOS晶体管的漏端的掺杂浓度在垂直于衬底表面方向、从上至下以缓变形式降低。

具体地，所述所述写MOS晶体管的漏端的深度是所述写MOS晶体管的源端的深度的1.1至2倍。

按照本发明的又一方面，提供一种制备本发明的增益单元eDRAM单元的方法，其中，增加对写MOS晶体管的漏端的单独构图掺杂步骤，以增加MOS晶体管的漏端的深度并调整其掺杂浓度分布。

具体地，包括以下步骤：

（1）提供第一掺杂类型的、用于形成读MOS晶体管和写MOS晶体管的衬底；

（2）对所述读MOS晶体管、写MOS晶体管的源端以及漏端，同时进行第二掺杂类型的第一次轻掺杂；

（3）单独对所述写MOS晶体管的漏端进行第二掺杂类型的第二次轻掺杂以增加MOS晶体管的漏端的深度；

（4）对所述写MOS晶体管的源端、读MOS晶体管的源端以及漏端，同时进行第二掺杂类型的重掺杂。

所述第一次轻掺杂为轻掺杂漏区掺杂。

按照本发明的再一方面，提供一种增益单元eDRAM，其包括：

增益单元eDRAM阵列，其包括按行和列的形式排列的多个以上所述及的任一中增益单元eDRAM单元；

行译码器；

列译码器；

灵敏放大器；

字线驱动模块；

位线驱动模块；

逻辑控制模块，用于控制所述字线驱动模块和所述位线驱动模块在读操作、写操作、数据保持操作以及刷新操作中的时序。

本发明的技术效果是，通过对增益单元eDRAM单元的写MOS晶体管的结构进行改进，增加其漏端的深度并调整其掺杂分布，以减小写MOS晶体管的漏端的PN结处的电场强度，从而减小漏端的PN结的漏电流，减慢存储节点的等效寄生电容的存储电荷的泄漏速度，增加了增益单元eDRAM的数据保持时间，降低了由该增益单元eDRAM单元组成的存储器的刷新频率，减小了的存储器的功耗。

附图说明

图1是现有技术的增益单元eDRAM单元的电路结构示意图。

图2是图1所示增益单元eDRAM单元的俯视图。

图3是图1所示增益单元eDRAM单元的截面正视图。

图4是按照本发明提供的第一实施例的增益单元eDRAM单元的俯视图。

图5是图4所示实施例增益单元eDRAM单元的A-A截面正视图。

图6是按照本发明提供的第二实施例的增益单元eDRAM单元的俯视图。

图7是本发明提供的eDRAM存储器结构示意图。

图8A-8C是制备增益单元eDRAM的读MOS晶体管以及写MOS晶体管的方法过程。

具体实施方式

下面介绍的是本发明的多个可能实施例中的一些，旨在提供对本发明的基本了解，并不旨在确认本发明的关键或决定性的要素或限定所要保护的范围。

图4所示为按照本发明提供的第一实施例的增益单元eDRAM单元的俯视图；图5所示为图4所示实施例增益单元eDRAM单元的A-A截面正视图。如图4和图5所示，该实施例的eDRAM单元300同样为图1所示的包括写MOS晶体管、读MOS晶体管、写字线、写位线、读字线和读字线的结构，因此，eDRAM单元300的电路结构示意图与图1所示的eDRAM单元的电路结构示意图相同，写MOS晶体管、读MOS晶体管、写字线、写位线、读字线和读字线之间的连接关系以及所实现的功能也相同，在此不再作赘述。

继续如图4和图5所示，其中图4省略给出了写字线、写位线、读字线、读位线。具体地，301为写MOS晶体管的源端，302为写MOS晶体管的栅极，303为写MOS晶体管的漏端，305为读MOS晶体管的有源区（源端或者漏端），306为读MOS晶体管的栅极；写MOS晶体管的源端301和读MOS晶体管的栅极306通过金属线307连接。其中虚线框区域为该增益单元eDRAM单元的存储节点304，该存储节点304包括了写MOS晶体管的有源区寄生电容（Cj）以及读MOS晶体管的栅电容（Cox）。

在该发明中，为了减小写MOS晶体管的PN结的漏电流、以使存储节点的用来存储信息的寄生电容的电荷泄漏更慢，将写MOS晶体管设计为非对称结构，其中，如图5所示，写MOS晶体管的漏端303的深度加大，其大于写MOS晶体管的源端301的深度；另外，设置写MOS晶体管的漏端303的掺杂浓度，减小写MOS晶体管的漏端303的PN结（漏端303会与衬底形成PN结）处的电场强度，这样，PN结的漏电流就会减小。较佳地，写MOS晶体管的漏端303的平均掺杂浓度低于源端301的平均掺杂浓度，例如，漏端303和源端301均为P型掺杂时，源端301可为重掺杂，而漏端303为相对轻掺杂，具体地，漏端303的平均掺杂浓度可以为源端301的平均掺杂浓度的40%到90%。较佳的实施例中，在垂直于衬底表面方向（也即图5中的水平方向），漏端303的掺杂浓度从上至下以缓变方式降低，这样在，PN结处的漏端303的电场强度分布可以更低，更进一步减小PN结的漏电流。例如，漏端303的电场强度可以将为传统型写MOS晶体管的漏端303的电场强度的30%-60%。另外，具体地，写MOS晶体管的漏端303的深度可以为写MOS晶体管的源端301的深度的1.1至2倍。

图6所示为按照本发明提供的第二实施例的增益单元eDRAM单元的俯视图。如图6所示，在该第二实施例中，相对于图4所示第一实施例的主要区别在于漏端403，在对写MOS晶体管的漏端403作图4所示晶体管的变化设置时，还在垂直于写MOS晶体管的沟通的方向（也即MOS晶体管的宽度）增加漏端403尺寸，从而增加MOS晶体管的漏端403所占的面积，使其面积大于源端301的面积，这样，作为存储电容的等效寄生电容会因面积增大而增加，可以相对更进一步提高增益单元eDRAM单元400的数据保持时间（尤其是数据“1”的保持时间），降低刷新频率，减小由该增益单元eDRAM单元组成的存储器的功耗。

该发明进一步提供包括任一具体实施例中所描述的增益单元eDRAM单元的存储器。

图7所示为本发明提供的eDRAM存储器结构示意图。该增益单eDRAM存储器包括增益单元阵列，增益单元阵列是由增益单元eDRAM单元按行和列的形式排列而成，其中，增益单元eDRAM单元是以上图4或者图6实施例的增益单元eDRAM单元。字线和位线交叉排列，增益单元置于交叉排列点。该增益单元eDRAM存储器还包括行译码器、列译码器、灵敏放大器、字线驱动模块、位线驱动模块、逻辑控制模块。逻辑控制模块的功能是控制字线驱动模块和位线驱动模块在读操作、写操作、数据保持操作以及刷新操作中的时序。其中选中行选中列的位线电压变化可通过灵敏放大器分辨，并与Vref（参考电压）比较，得到读出数据。行地址数输入行译码器，用于选中阵列中的WWL和RWL，列地址输入列译码器。

以下实施例中进一步说明制备图6所示实施例的增益单元eDRAM单元的方法。

图8A-8C所示为制备增益单元eDRAM的读MOS晶体管以及写MOS晶体管的方法过程。由于该发明中，主要集中于对写MOS晶体管的结构进行改进以减小增益单元eDRAM单元的存储电荷泄漏速度，因此，对其制备方法，主要介绍写MOS晶体管的制备方法过程，尤其涉及源漏端的制备过程。在该实施例中，以制备的增益单元eDRAM单元的写MOS晶体管和读MOS晶体管均为PMOS晶体管为例进行说明。

如图8A所示，在完成源漏掺杂之前的相关工艺步骤后（例如沟道掺杂、浅沟槽隔离层形成等等众多的工艺步骤），欲形成源漏区域的部分被曝露以准备进行第一次掺杂，在该实施例中，衬底为N型掺杂，对写MOS晶体管的源端301以及漏端403、读MOS晶体管的源端以及漏端进行P型轻掺杂，具体地，为LDD（轻掺杂漏区）掺杂（以防止电子退化效应）。其中，可以选择BF₂等作为掺杂源，掺杂方式通常为离子注入。在此过程中，控制掺杂的深度。需要说明的是，在该实施例中，漏端403的构图的面积大于源端301的构图的面积，在垂直于沟道方向，漏端403的尺寸大于源端301的尺寸（图中未示出）。

继续如图8B所示，在进行完以上步骤后，通常还会在栅302和306的左右边沿两侧形成边墙，其主要是为了形成LDD区。然后，单独对漏端403进行构图，例如，形成如图所示的光刻胶405的图形，以其作为掺杂的掩膜，对漏端403的面积区域进行第二次P型轻掺杂以大大增加MOS晶体管的漏端的深度，具体地，写MOS晶体管的漏端403的深度可以为最终形成的写MOS晶体管的源端301的深度的1.1至2倍。其中，可以选择B等作为掺杂源，掺杂方式通常为离子注入。以上所述及的轻掺杂主要是相对于以下步骤的重掺杂来说的。第二次轻掺杂的具体浓度，本领域技术人员可以根据具体要求选择，较佳地，可以使写MOS晶体管的漏端的掺杂浓度在垂直于衬底表面方向、从上至下以缓变形式降低，从而有利于减小漏端的PN结的漏电流。

继续如图8C所示，完成漏端403的掺杂后，采用光刻胶406作为掩膜掩盖漏端403区域，对写MOS晶体管的源端301、读MOS晶体管的源端以及漏端，同时进行P型的重掺杂，以最终形成读MOS晶体源端以及漏端、写MOS晶体管的源端301，因此，写MOS晶体管的源端301的平均掺杂浓度会大于漏端403的平均掺杂浓度。在此掺杂过程中，例如采用离子注入掺杂时，控制离子注入的能量，以控制掺杂的深度，从而使所形成的写MOS晶体管的源端301、读MOS晶体源端以及漏端的深度均小于写MOS晶体管的漏端403的深度。

在以上步骤之后，还会依次形成增益单元eDRAM的读字线、读位线、写字线、写位线等，其形成的方法与现有技术的形成方法基本相同，并为本领域技术人员所公知，在此不作一一赘述。

需要说明的是，以上只是以形成PMOS晶体管类型的读MOS晶体管和写MOS晶体管进行说明，本领域技术人员同样可以将其类似的方法用于形成NMOS晶体管类型的读MOS晶体管和写MOS晶体管。

以上实施例中，尽管只是对类似于图1所示电路结构的增益单元eDRAM单元的具体结构进行了说明，但是，其在写MOS晶体管上的结构及其制备方法改进的思想，同样可以应用于不同电路结构增益单元eDRAM单元中，例如，还可以应用到位线合并的增益单元eDRAM单元、带隔离MOS管的用于可编程逻辑器件的增益单元eDRAM单元、另外带存储MOS电容的增益单元eDRAM单元等。

以上例子主要说明了本发明的增益单元eDRAM单元、制备方法以及由该增益单元eDRAM单元所形成的存储器。尽管只对其中一些本发明的实施方式进行了描述，但是本领域普通技术人员应当了解，本发明可以在不偏离其主旨与范围内以许多其他的形式实施。因此，所展示的例子与实施方式被视为示意性的而非限制性的，在不脱离如所附各权利要求所定义的本发明精神及范围的情况下，本发明可能涵盖各种的修改与替换。

Claims (11)

1.一种增益单元eDRAM单元，包括读MOS晶体管、写MOS晶体管、写字线、写位线、读字线、读位线以及等效寄生电容，所述写MOS晶体管的漏端与读MOS晶体管的栅极电连接，其特征在于，所述写MOS晶体管的漏端的深度大于所述写MOS晶体管的源端的深度，设置所述写MOS晶体管的漏端掺杂浓度分布以减小漏端的PN结的漏电流。

2.如权利要求1所述的增益单元eDRAM单元，其特征在于，所述写MOS晶体管的漏端的平均掺杂浓度低于所述写MOS晶体管的源端的平均掺杂浓度。

3.如权利要求1或2所述的增益单元eDRAM单元，其特征在于，所述写MOS晶体管的漏端所占的面积大于所述MOS晶体管的源端所占的面积。

4.如权利要求1或2或3所述的增益单元eDRAM单元，其特征在于，所述写MOS晶体管的漏端的掺杂浓度在垂直于衬底表面方向、从上至下以缓变形式降低。

5.如权利要求3所述的增益单元eDRAM单元，其特征在于，在垂直于沟道方向、所述写MOS晶体管的漏端的尺寸大于所述写MOS晶体管的源端的尺寸。

6.如权利要求1所述的增益单元eDRAM单元，其特征在于，所述所述写MOS晶体管的漏端的深度是所述写MOS晶体管的源端的深度的1.1至2倍。

7.如权利要求2所述的增益单元eDRAM单元，其特征在于，所述写MOS晶体管的漏端的平均掺杂浓度是所述写MOS晶体管的源端的平均掺杂浓度的40%到90%。

8.一种制备如权利要求1所述增益单元eDRAM单元的方法，其特征在于，增加对MOS晶体管的漏端的单独构图掺杂步骤，以增加MOS晶体管的漏端的深度并调整其掺杂浓度分布。

9.如权利要求8所述的方法，其特征在于，包括以下步骤：

（1）提供第一掺杂类型的、用于形成读MOS晶体管和写MOS晶体管的衬底；

（2）对所述读MOS晶体管、写MOS晶体管的源端以及漏端，同时进行第二掺杂类型的第一次轻掺杂；

（3）单独对所述写MOS晶体管的漏端进行第二掺杂类型的第二次轻掺杂以增加MOS晶体管的漏端的深度；

（4）对所述写MOS晶体管的源端、读MOS晶体管的源端以及漏端，同时进行第二掺杂类型的重掺杂。

10.如权利要求9所述的方法，其特征在于，所述第一次轻掺杂为轻掺杂漏区掺杂。

11.一种增益单元eDRAM，其特征在于，包括：

增益单元eDRAM阵列，其包括按行和列的形式排列的多个权利要求1至7任一所述的增益单元eDRAM单元；

行译码器；

列译码器；

灵敏放大器；

字线驱动模块；

位线驱动模块；

逻辑控制模块，用于控制所述字线驱动模块和所述位线驱动模块在读操作、写操作、数据保持操作以及刷新操作中的时序。

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