CN101821718B - 用于测试逻辑模块中的地址总线的方法 - Google Patents

Abstract

本发明描述了一种用于测试逻辑模块(10)中的地址总线(14)的方法和逻辑模块(10)。在所提出的方法上提出，在逻辑模块(10)中设有至少一个数据寄存器，被地址译码器(18)识别的地址通过所述地址译码器(18)被写入所述数据寄存器中。

Description

用于测试逻辑模块中的地址总线的方法

技术领域

本发明涉及一种用于测试逻辑模块中的地址总线的方法和逻辑模块。

背景技术

在逻辑电子模块，诸如专用集成电路(ASIC：application specificintegrated circuit)中，采用数据导线或者总线进行单个部件之间的通信。比较典型的是，在ASIC中微处理器或者还有微控制器与多个元件，诸如存储器和多个输入输出单元连接，其中设有数据总线用于传输本身的数据。为了对单个部件或者还有存储器中的存储区域加以控制，设置仅仅传输存储器地址的地址总线。通常设有地址译码器用于产生必需的地址信号，从而可以借助于所述地址信号，对连接到微处理器上的元件直接加以控制或者响应。

此外，还设计了地址总线测试用于检查逻辑模块的单个元件的功能性，在此期间，为了检查连接导线的功能性，存储器中的存储区域被写入。此时值被写入所有的存储单元中并且检查所有写入的值是否存在。在1kb大小的存储区域中，因而可写入1024个数并且对每个数单独地加以检查。如果缺少一个或者一些数，则地址总线连接已损坏。

通常规定，将多个预先设定的值写入数据寄存器中且将这些值读出用于检查数据总线。在功能性完整无损时，每个值的写和读都是可以的，在这种情况下，在16位宽度上是65535个值。

为了保证ASIC中的地址总线的功能性和完整性，必须实施类似的测试。在此当然要注意，因为寄存器的写入而可能在ASIC中响应不希望的功能。因此，在进行测试访问时可以剔除不可信的或者其它未被正确保存的反应。

发明内容

按照本发明的方法，被用于测试逻辑模块中的地址总线，其中在所述逻辑模块中设有至少一个数据寄存器，至少一个被地址译码器在访问时识别的地址通过所述地址译码器被传输或者写入所述数据寄存器中，可以读出所述地址用于检查地址总线的功能性。

在此建议，如果在访问时被地址译码器识别的地址被写入数据寄存器中，则在下一次访问，通常指直接紧接着的访问时被读出。被读出的值能够验证，地址译码器是否识别或者读取了正确的地址。

数据总线在构造时通过以标准值写入逻辑模块中的优选为非关键的存储单元而加以测试。

方法，尤指在访问时被识别的地址的传输，可以在读访问或者写访问时实现。

建议，在检查印制导线时，采用所说明的方法。

按照本发明的逻辑模块，尤其被设计用于实施前面所述的方法，并且具有至少一个数据寄存器，可以将被地址译码器识别的地址传输或者写入所述数据寄存器中，可以读出所述地址用于检查地址总线的功能性。

正如采用ASIC(application specific integrated circuit：专用集成电路)例如用于控制集成在主动式巡航控制***(acc：active cruisecontrol)中的雷达元件一样，例如可以考虑采用ASIC作为逻辑模块。

如果使计算机程序在计算机或者类似的计算单元上，尤其在前面所述类型的逻辑模块中被执行，则按照本发明的计算机程序包含用于实施前面所述方法的所有步骤的程序代码段。

按照本发明的计算机程序产品刚好包含这种程序代码段，所述程序代码段被储存在计算机可读的数据载体上。在此，可考虑采用任意的内部和外部的记录载体作为所述数据载体。

本发明可以至少在构造逻辑模块时对逻辑模块中的总线连接进行不入侵的测试。在此，不入侵表示不必为了测试地址总线而将数据写入逻辑模块中。为了实施测试，在逻辑模块内部，尤指在ASIC内部的情况下，集成有包含上一次被实施的写访问或者读访问的地址的数据寄存器(PREVIOUS_ADDRESS)。这可以通过将被地址译码器识别的地址传输或者传送到数据寄存器中加以实现。所述数据寄存器的内容可以随即在下一次读访问时被读取。

通过对每个地址的读取，可以验证，地址译码器是否读取了正确的地址。这可以通过在读取后对数据寄存器PREVIOUS_ADDRESS加以读出而实现。

因此放置在地址总线上的测试值被“镜像”到数据总线上。数据总线例如通过以标准值写入ASIC中的非关键的存储单元而被加以测试。所以，地址总线的完整性是通过数据总线的完整性加以证明的。

本发明的其他优点及改进方案，由说明和附图得出。

不言而喻，前面所述的以及后面仍将阐述的特征，不仅可以以已分别列举的组合加以使用，而且也可以以不偏离本发明范畴的其他的组合或者单独地加以使用。

根据附图中的实施例，示意地表示本发明且接着参考附图作详细说明。

附图说明

图1示出按照本发明的逻辑模块的可能的实施方式的示意图。

图2示出用于解释按照本发明的方法的原理的来源于图1的逻辑模块。

图3示出可以实施按照本发明的方法的流程框图。

具体实施方式

在图1中示出了总称为附图标记5的印制电路板的示意图。所述印制电路板5具有被构造为ASIC的逻辑模块10，微控制器12、地址总线14、数据总线16、地址译码器18和数据寄存器20。所述逻辑模块10被用作对集成在ACC(active cruise control：主动式巡航控制***)中的雷达元件加以控制。

微控制器12可以通过地址总线18响应特定存储区域，其中数据的传输通过数据总线16实现。

现在根据图2对所提出的方法加以说明，在所述图2中同样示出具有逻辑模块10、微控制器12、地址总线14、数据总线16、地址译码器18和数据寄存器20的印制电路板5。

在通过微控制器12访问逻辑模块10内部的器件或者存储区域时，地址译码器18根据所识别的地址生成一个或者多个地址信号，并且将这些被识别的地址附加地传输到数据寄存器20中。所述数据寄存器20可以从现在起，例如在下一次读访问时被读出，从而可以验证，地址译码器18是否识别或者读取了正确的地址。以此方式使放置到地址总线14上的测试值，被镜像到数据总线16上，如以描述测试值路径的箭头22所表示的那样。借助于测试，可以检查地址总线14的功能性。

数据总线16通过以标准值写入逻辑模块10中的非关键的存储单元而加以测试，因此地址总线14的完整性，可以通过数据总线16的完整性加以证明。

在图3中表示了可以实施按照本发明的方法的流程框图。

在第一步30中，在计算单元的逻辑模块中，实现对逻辑模块存储器中的存储区域的访问。其中通过地址译码器对待控制的存储区域进行编址，所述地址译码器在下一步32中，将所识别的地址重又写入数据寄存器中。在下一次读访问时在步骤34中，读出该地址寄存器且典型地在数据总线的测试后确定，地址总线是否完整无损(方框36)或者不完整(方框38)。

地址总线的完整性，因此通过数据总线的完整性加以验证，其中放置到地址总线上的测试值被镜像到数据总线上。

所说明的方法尤其被提供用于逻辑模块，诸如ASIC，在所述逻辑模块上传统的地址总线测试中，即对存储区域进行写操作并且检查所写值是否存在，可能导致不希望的功能。这种情况在按照本发明的不入侵的测试方法上得以避免。

Claims (8)

1.用于测试逻辑模块(10)中的地址总线(14)的方法，其中在所述逻辑模块(10)中设有至少一个数据寄存器(20)，其特征在于，至少一个被地址译码器(18)在访问时识别的地址通过所述地址译码器(18)被写入所述数据寄存器(20)中，所述地址被读取用于检查所述地址总线(14)的功能性。

2.如权利要求1所述的方法，其中数据寄存器(20)在下一次读访问时被读出。

3.如权利要求1或2所述的方法，其中通过以标准值写入逻辑模块(10)中的存储单元，附加地对数据总线(16)加以测试。

4.如权利要求1或2所述的方法，所述方法在读访问时被实施。

5.如权利要求1或2所述的方法，所述方法在写访问时被实施。

6.如权利要求1或2所述的方法，所述方法用于检查印制导线。

7.逻辑模块，用于实施按照权利要求1至6中任一项所述的方法，在所述逻辑模块中设有至少一个数据寄存器(20)，其特征在于，将至少一个被地址译码器(18)识别的地址通过所述地址译码器(18)写入所述数据寄存器(20)中；还具有用于读取所述用于检查地址总线(14)功能性的地址的机构。

8.如权利要求7所述的逻辑模块，所述逻辑模块被设计成ASIC。

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