CN101796619A - 电路基板和显示装置 - Google Patents

电路基板和显示装置 Download PDF

Info

Publication number
CN101796619A
CN101796619A CN200880106147.1A CN200880106147A CN101796619A CN 101796619 A CN101796619 A CN 101796619A CN 200880106147 A CN200880106147 A CN 200880106147A CN 101796619 A CN101796619 A CN 101796619A
Authority
CN
China
Prior art keywords
distribution
interlayer dielectric
circuit
film
circuit substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200880106147.1A
Other languages
English (en)
Other versions
CN101796619B (zh
Inventor
森胁弘幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Publication of CN101796619A publication Critical patent/CN101796619A/zh
Application granted granted Critical
Publication of CN101796619B publication Critical patent/CN101796619B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13452—Conductors connecting driver circuitry and terminals of panels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Nonlinear Science (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

本发明提供一种通过削减电路部分的配线面积而适于窄边框化的电路基板和具备上述电路基板的显示装置。本发明是在基板上按顺序层叠半导体层、栅极绝缘膜、栅极电极层以及2个以上的层间绝缘膜而成的电路基板，上述电路基板在2个以上的层间绝缘膜上具有电源线、源极总线、视频线等信号供给配线，且在2个以上的层间绝缘膜之间具有逆变器等电路内的连接配线。

Description

电路基板和显示装置
技术领域
本发明涉及电路基板和显示装置。更详细地说，涉及适用于便携电话等便携型电子设备的电路基板和具备上述电路基板的显示装置。
背景技术
近年来，在装有液晶显示装置、有机电致发光显示装置等的便携电话、PDA等便携型电子设备方面，要求进一步小型化和轻量化。与此相伴，有谋求显示区域周边的小型化、即窄边框化的倾向，并积极地进行开发。另一方面，由于谋求显示装置的窄边框化以及薄型化、削减成本等，因此，具备全单片型电路基板的显示装置有增加的倾向，该全单片型电路基板在基板上形成电源、驱动器以及锁存电路等驱动所需的***电路。
但是，全单片化是在像素区域周边的玻璃基板上将电路集成化的技术，因此，与窄边框化处于相反的关系。因此，作为对具备全单片型电路基板的显示装置进行窄边框化的方法，可以考虑将面板内的配线多层化的技术。例如，已经公开了如下方法：在具有绝缘表面的基板上具有第一配线、第二配线、第三配线、第一层间绝缘膜和第二层间绝缘膜以及第一接触孔和第二接触孔，实现多层配线化，从而制造具有小面积、高功能的功能电路的配线基板(例如参照专利文献1)。
另一方面，在玻璃基板上形成晶体管的情况下，在晶体管上形成的层间绝缘膜的膜厚的设定对于提高该晶体管特性是很重要的。因此，已经公开了一种顶栅型薄膜晶体管(例如参照专利文献2)，其中，覆盖晶体管的层间绝缘膜具有从栅极绝缘膜侧按顺序层叠氮化硅膜和氧化硅膜的层叠结构，氮化硅膜的膜厚是50nm以上200nm以下。在层间绝缘膜的栅极绝缘膜侧形成这种厚度的氮化硅膜，就能够从该氮化硅膜向由多结晶硅等构成的有源层等供给足够的氧，以将内部存在的不饱和键终端化。
专利文献1：日本特开2005-72573号公报
专利文献2：日本特开2003-338509号公报
发明内容
发明要解决的问题
但是，在专利文献1中，将第一配线和第三配线用第二配线进行中继，用第一接触孔和第二接触孔分开连接，因此，加上了进行中继的第二配线的面积，所以在集成度较低这方面还有研究的余地。另外，它是在2层的层间绝缘膜的上层形成有机膜等的方法，因此，需要追加形成层间绝缘膜，在工序数增加方面存在改善的余地。
在专利文献2中，为了不降低薄膜晶体管的特性，以原来的膜厚不能在2层的层间绝缘膜之间引绕配线等等，在谋求窄边框化上存在改善的余地。
本发明是鉴于上述现状而完成的，其目的在于提供一种适用于窄边框化的电路基板和具备上述电路基板的显示装置，上述电路基板是即使不改变层间绝缘膜的膜厚、不追加新的层间绝缘膜，也能实现多层配线结构而削减电路部分的配线面积、即设有电路部分的配线的区域的面积。
用于解决问题的方案
本发明的发明人对于适合显示装置的窄边框化的电路基板进行了各种研究后，着眼于削减边框部分的配线面积，即边框部分的设有配线的区域的面积的方法。并且，着眼于以下情况：在配置2层的层间绝缘膜、在其间设置配线来实现多层结构的情况下，若层间绝缘膜的膜厚较厚，则从2层的层间绝缘膜中的上层的配线连接到2层的层间绝缘膜的下层的配线时，需要在2层的层间绝缘膜之间形成用于对上层和下层配线进行中继的配线，用于中继的配线使配线面积增大。另外，当在减薄了膜厚的2层的层间绝缘膜之间形成配线时，例如，会因为半导体层的导电率降低等而对薄膜晶体管的特性带来影响，或者由形成在2层的层间绝缘膜之间的配线和栅极电极形成的寄生电容有可能产生发热等。因此，想到上述电路基板在2个以上的层间绝缘膜上具有信号供给配线，并且在2个以上的层间绝缘膜之间具有电路内的连接配线，由此能够根据用途分开使用形成在不同层次上的配线，不增加层间绝缘膜的膜厚就能够削减配线面积，实现窄边框化，能够圆满地解决上述课题，完成了本发明。
即，本发明是在基板上按顺序层叠半导体层、栅极绝缘膜、栅极电极层以及2个以上的层间绝缘膜的电路基板，上述电路基板在上述2个以上的层间绝缘膜上具有信号供给配线，并且在上述2个以上的层间绝缘膜之间具有电路内的连接配线。
下面详述本发明。
本发明的电路基板在基板上按顺序层叠半导体层、栅极绝缘膜、栅极电极层以及2个以上的层间绝缘膜。上述基板没有特别限定，在电路基板被配置于显示装置等中的情况下，优选玻璃基板、塑料基板等透明基板、不锈钢基板等。优选上述半导体层具有栅极区域、源极区域以及漏极区域。上述栅极绝缘膜只要是在栅极电极层和半导体层之间(层间)设置的层，由具有绝缘性的材料构成即可，其材质没有特别限定。上述栅极电极层是包含设置在半导体层上的栅极绝缘膜上所设有的电极而构成的层，例如，还包含用于驱动薄膜晶体管的栅极电极和接续该栅极电极而形成的栅极配线。上述2个以上的层间绝缘膜由具有绝缘性的材料构成即可，其材质没有特别限定，优选包含氧化硅、氮化硅等含有硅的无机绝缘膜。
上述电路基板在上述2个以上的层间绝缘膜上具有信号供给配线，并且在上述2个以上的层间绝缘膜之间具有电路内的连接配线。由此，即使采用在2个以上的层间绝缘膜上和在2个以上的层间绝缘膜之间这两者上设置配线的结构，也是分开使用配线，因此，不增加2个以上的层间绝缘膜的膜厚，另外，能够抑制半导体层的导电率的降低、配线电容的增加造成的功耗的增加和信号迟延的发生等，并且，在不同的层次上配置2个配线，因此，能够削减配线面积，能够实现窄边框化。
优选上述2个以上的层间绝缘膜的膜厚总和为1.5μm以下，更优选1.0μm以下。使层间绝缘膜的膜厚为1.5μm以下，就能够使半导体层、栅极电极层、电路内的连接配线等与信号供给配线的连接变得更可靠。例如，在2个以上的层间绝缘膜的膜厚的总和较大的情况下，当连接夹着2个以上的层间绝缘膜而配置的半导体层和信号供给配线时，如果在2个以上的层间绝缘膜之间形成对信号供给配线和半导体层进行中继的配线，半导体层和信号供给配线的连接有可能变得不充分。另外，若为了进行可靠的连接而加大接触孔的面积，则配线面积有可能增加。因此，使层间绝缘膜的膜厚为1.5μm以下，更优选1.0μm以下，从而即使直接连接夹着2个以上的层间绝缘膜的信号供给配线和半导体层，也能够得到充分的连接。另外，不需要用于对2个配线进行中继的配线，因此能够进一步实现窄边框化。
优选上述信号供给配线是电路外配线，即电路块的外部的配线，更具体地说，能够举出电源线、源极总线以及视频线等。例如，配置在2个以上的层间绝缘膜上的信号供给配线和栅极电极层重叠而形成的配线电容小于形成在2个以上的层间绝缘膜之间的电路内的连接配线和栅极电极层以相同面积重叠时的配线电容。因此，配置通过电路的上层与其它配线重叠的面积较大的信号供给配线作为电源线、源极总线以及视频线，由此能够抑制配线电容的增加造成的功耗的增加、信号延迟的产生。这样，上述信号供给配线也可以是电路外的配线(电路块的外部的配线)，也可以是从包括电源线、源极总线以及视频线的群中选出的至少一种配线。
电源线是用于将用于驱动电路的电力从外部提供给电路的配线，与电源供给用的外部连接端子连接。源极总线是为了向多个位置(多个TFT)传递各自的数据而连接该多个薄膜晶体管(TFT)的源极的共用线，与源极驱动器连接。视频线是连接用作影像输入输出端子的外部连接端子的配线。
优选上述电路内的连接配线是电路块内部的配线。上述电路的种类没有特别限定，例如，能够举出传输电路、锁存电路、定时信号发生器、电源电路等的逆变电路、保护半导体元件抵抗静电放电的静电放电破坏(ESD)保护电路等。将设置在2个以上的层间绝缘膜之间的配线作为电路内的连接配线，由此能够减少与栅极电极层等重叠的面积，能够抑制设置在层间绝缘膜间的配线与栅极电极层之间的配线电容的增加。这样，上述电路内的连接配线也可以是电路块内部的配线，上述电路也可以是从包括传输电路、锁存电路、定时信号发生器、逆变电路、静电放电破坏保护电路的群中选出的至少一种电路。
另外，本发明的一个方式是在基板上按顺序层叠半导体层、栅极绝缘膜、栅极电极层以及2个以上的层间绝缘膜的电路基板，上述电路基板是在上述2个以上的层间绝缘膜上具有电路外的配线、并且在上述2个以上的层间绝缘膜之间具有电路内的连接配线的电路基板。
由此，即使采用在2个以上的层间绝缘膜上和2个以上的层间绝缘膜之间这两方设置配线的结构，也是分开使用配线，因此，不增加2个以上的层间绝缘膜的膜厚，另外，能够抑制半导体层的导电率的降低、配线电容的增加造成的功耗的增加、信号延迟的发生等，并且，在不同的层次上配置有2个配线，因此能够削减配线面积，能够实现窄边框化。
另外，配置在2个以上的层间绝缘膜上的电路外的配线和栅极电极层重叠而形成的配线电容小于形成在2个以上的层间绝缘膜之间的电路内的连接配线和栅极电极层以相同的面积重叠时的配线电容。因此，将通过电路的上层而与其它配线重叠的面积较大的电路外的配线配置在2个以上的层间绝缘膜上，由此能够抑制配线电容的增加造成的功耗的增加、信号延迟的产生。
并且，与本发明的第一电路基板同样，将设置在2个以上的层间绝缘膜之间的配线作为电路内的连接配线，由此能够减少与栅极电极层等重叠的面积，能够抑制设置在层间绝缘膜间的配线和栅极层之间的配线电容的增加。
此外，关于本发明的第一电路基板所说明的各种方式也能够适当地用于该电路基板。
形成上述信号供给配线(或者电路外的配线)和电路内的连接配线的材料没有特别限定，优选包含相同的材料。在信号供给配线(或者电路外的配线)和电路内的连接配线被直接连接的情况下由相同的材料形成，由此能够降低接触电阻。另外，从提高生产率的观点来看，也优选用相同的材料形成。
下面说明本发明优选的方式。
优选上述2个以上的层间绝缘膜是从上述基板侧起按顺序层叠有第二层间绝缘膜和第一层间绝缘膜的2层结构，上述信号供给配线(或者电路外的配线)设置在上述第一层间绝缘膜上，上述电路内的连接配线设置在上述第一层间绝缘膜和上述第二层间绝缘膜之间。采用第二层间绝缘膜和第一层间绝缘膜的2层结构，由此能够使2个以上的层间绝缘膜的膜厚更薄，因此能够提高形成接触孔的加工精度。另外，与形成3个以上的层间绝缘膜的情况比较，能够削减制造工序数，提高生产率。
优选上述信号供给配线(或者电路外的配线)通过形成在上述2个以上的层间绝缘膜中的接触孔来连接上述半导体层。即，优选信号供给配线(或者电路外的配线)不通过2个以上的层间绝缘膜之间存在的配线层地连接半导体层。根据用途分开使用信号供给配线(或者电路外的配线)和电路内的连接配线，由此能够不增加膜厚而形成电路基板，因此，例如即使在2个层间绝缘膜之间不设置用于对信号供给配线(或者电路外的配线)和半导体层进行中继的电极，也能够连接信号供给配线(或者电路外的配线)和半导体层，能够削减配线的引绕面积。由此，能够实现窄边框化。另外，优选上述信号供给配线(或者电路外的配线)经过形成在2个以上的层间绝缘膜的至少一个中的接触孔来连接栅极电极层和电路内的连接配线。即，优选上述信号供给配线(或者电路外的配线)独立地具有与半导体层的连接部、与电路内的连接配线的连接部以及与栅极电极的连接部。根据该方式，能够直接取得信号供给配线(或者电路外的配线)与各配线的连接，因此，能够提高配线形成的自由度。例如，消除了由于用于中继的电极造成面积增加、为使形成在相同层次上的配线彼此不接触而使一方配线迂回的需求，能够提高集成度。另外，在连接信号供给配线(或者电路外的配线)和电路内的连接配线、并且连接信号供给配线(或者电路外的配线)和栅极电极层的情况下，能够较薄地形成2个以上的层间绝缘膜的膜厚。因此，能够缩短层间绝缘膜的成膜时间和形成接触孔的时间。另外，能够较薄地形成层间绝缘膜的膜厚，因此，即使进行使第二层间绝缘膜贯通的蚀刻，在相同的图案化工序中形成用于连接信号供给配线(或者电路外的配线)与半导体层的接触孔以及用于连接信号供给配线(或者电路外的配线)与栅极电极层的接触孔，也能够不穿透栅极电极层而形成用于连接栅极电极层和信号供给配线(或者电路外的配线)的接触孔。由此，能够削减制造工序数，能够实现生产率的提高。
优选上述电路内的连接配线配置在不与栅极电极层重叠的区域中。在电路内的连接配线和栅极电极层重叠而形成配线电容的情况下，配线电容比形成在第一层间绝缘膜上的信号供给配线(或者电路外的配线)和栅极电极以相同的面积重叠时的配线电容大。因此，在需要在与栅极电极层重叠的位置上配置配线的情况下，优选使用信号供给配线(或者电路外的配线)。使栅极电极层和电路内的连接配线不重叠，由此能够抑制配线电容的形成，能够抑制功耗、信号延迟等的产生。另外，还能够保持栅极电极层和电路内的连接配线的绝缘性。此外，在连接栅极电极层和电路内的连接配线的情况下，会在电路内的连接配线和栅极电极层的连接位置重叠，因此，优选在连接位置以外不重叠。
也可以用同一材料形成上述第一层间绝缘膜和第二层间绝缘膜，但是优选用不同的绝缘材料形成。用不同的绝缘材料形成，能够产生各个材料的优点。例如，用水分的透过率较低的材料形成第一层间绝缘膜和第二层间绝缘膜中的一方，用氧的供给量较大的材料形成另一方。层间绝缘膜采用2种材料，由此能够防止水分侵入元件内，能够调整元件内的氧量。另外，从上述观点来看，优选上述第一层间绝缘膜是氧化硅膜，上述第二层间绝缘膜是氮化硅膜。优选氮化硅膜用PECVD法形成。由此，在通过PECVD法等形成氮化硅膜的情况下，在氮化硅膜中含有大量的氧，该氧将半导体层中的不饱和键终端化，由此能够提高半导体层的特性(导电率等)。另外，在由氮化硅构成的第二层间绝缘膜上形成由氧化硅构成的第一层间绝缘膜，由此能够遮断来自氮化硅的氧，因此能够进一步提高半导体层的特性。这样，也可以是上述第一层间绝缘膜包含氧化硅，上述第二层间绝缘膜包含氮化硅。第一层间绝缘膜和第二层间绝缘膜的膜厚由层间绝缘膜材料的介电常数、通过夹着该层间绝缘膜的电极形成的配线电容等决定，从半导体层的氧化的观点来看，优选第一层间绝缘膜的膜厚为200～400nm，第二层间绝缘膜的膜厚为600～800nm。
另一方面，上述第一层间绝缘膜也可以包含旋涂玻璃材料。由此，能够降低栅极电极层的膜厚和层间绝缘膜间的配线的膜厚造成的台阶。另外，能够使栅极电极层和层间绝缘膜间的配线的膜厚较厚。另外，能够抑制在信号供给配线(或者电路外的配线)上产生短路，并且能够降低配线电阻。另外，上述第一层间绝缘膜也可以层叠由旋涂玻璃材料形成的膜(平坦化膜)和用气相沉积法形成的绝缘膜(例如无机绝缘膜)。由此，能够提高形成在第一层间绝缘膜的上层的信号供给配线(或者电路外的配线)的贴紧性，并且在对平坦化膜的触点形成工序中的抗蚀剂进行灰化处理时和在蚀刻信号供给配线(或者电路外的配线)时，能够保护平坦化膜。
优选上述电路内的连接配线的面积的总和小于上述信号供给配线(或者电路外的配线)的面积的总和。本说明书中“配线面积”是指在相同工序中形成的、独立地存在的配线的面积的总和。信号供给配线(或者电路外的配线)在栅极电极层之间至少夹着第一层间绝缘膜和第二层间绝缘膜这2层，因此，电路内的连接配线和栅极电极层重叠而形成的配线电容大于信号供给配线(或者电路外的配线)和栅极电极层以相同的面积重叠时的配线电容。因此，使电路内的连接配线的配线面积小于信号供给配线(或者电路外的配线)，由此能够抑制配线电容的增加。另外，优选上述电路内的连接配线与第一层间绝缘膜下的导电部件的重叠面积小于上述电路内的连接配线与信号供给配线(或者电路外的配线)的重叠面积小。作为第一层间绝缘膜下的导电部件，能够举出例如栅极电极等。
优选上述电路内的连接配线的配线长度比上述信号供给配线(或者电路外的配线)的配线长度短。本说明书中“配线长度”是指用相同的工序形成的连续的从电极的一端到另一端的长度，在分别存在多个信号供给配线(或者电路外的配线)和电路内的连接配线的情况下，使用其算术平均值。信号供给配线(或者电路外的配线)与栅极电极层重叠形成的配线电容小于电路内的连接配线与栅极电极层以相同的面积重叠时的配线电容。因此，使电路内的连接配线的配线长度比信号供给配线(或者电路外的配线)的配线长度短，由此能够减少电路内的连接配线的配线面积，其结果是能减小配线电容。由此，能够抑制配线电容造成的功耗的增加、信号延迟的产生。
优选上述电路内的连接配线比上述信号供给配线(或者电路外的配线)薄。使电路内的连接配线比信号供给配线(或者电路外的配线)薄，由此能够降低在电路内的连接配线上形成层间绝缘膜时产生的台阶。因此，能够抑制因台阶而产生的台阶边缘造成的断线等，能够实现成品率的提高。另外，优选信号供给配线(或者电路外的配线)的膜厚是400～800nm，更优选500～600nm。另外，优选按100～400nm形成电路内的连接配线的膜厚，更优选按200～300nm形成电路内的连接配线的膜厚。此外，电路内的连接配线是配线长度较短的配线，因此，使电路内的连接配线的厚度较薄所造成的电阻的增加不会成为问题。
优选上述电路基板是具有用于显示装置的像素辅助电容的像素阵列基板，上述像素辅助电容包含在形成上述电路内的连接配线的工序中形成的电极。由此，在形成用于驱动作为构成显示图像的基本单位的像素的开关元件的情况下，能够将在与电路内的连接配线相同的工序中形成的电极用作构成像素辅助电容的电极，能够不增加配线面积而增大像素辅助电容。在像素辅助电容中，能够举出例如具有将硅和栅极电极层作为电极，夹着栅极绝缘膜的结构的像素辅助电容，但是，除此以外，能够将在形成设置在第一层间绝缘膜和第二层间绝缘膜之间的电路内的连接配线的工序中形成的电极用作源极电极，形成从下层起为硅、栅极氧化膜(栅极绝缘膜)、栅极电极层、第二层间绝缘膜以及源极电极的结构，使电容部分成为栅极氧化膜(栅极绝缘膜)和第二层间绝缘膜的2层结构来形成电容。因此，与不成为2层结构的情况相比较，能够使像素辅助电容的面积较小，因此，能够提高像素的开口率。并且，在第二层间绝缘膜采用氮化硅的情况下，氮化硅的介电常数比氧化硅的高，因此，能够形成更大的电容，并且，能够实现开口率的提高。此外，像素辅助电容用于在驱动像素时保持向液晶层施加的电压。另外，也可以将像素辅助电容看作像素存储器。
本发明还是具备上述电路基板的显示装置。具备上述电路基板的显示装置能够削减以往成为边框部分的、在电路等上引绕的配线的面积，因此，能够实现窄边框化，即，成为相对于显示装置整体的面积具有更大的显示区域的装置。此外，作为显示装置，能够举出液晶显示装置、有机电致发光显示装置等。
发明效果
根据本发明的电路基板和显示装置，能够提供可以削减配线面积、实现窄边框化的显示装置。
附图说明
图1是示出实施方式1的电路基板的结构的截面示意图。
图2是示出实施方式2的电路基板的结构的截面示意图。
图3是示出实施方式3的电路基板的结构的截面示意图。
图4是示出比较例1的电路基板的结构的截面示意图。
附图标记说明：
10：基板；11：底覆膜；12、12b：半导体层；12d：漏极区域；12g：栅极区域；12s：源极区域；13、13a、13b、13c：栅极绝缘膜；14、14a、14b、14c：第二层间绝缘膜；15、15a、15b、15c：第一层间绝缘膜；16：源极电极；16a、16b、16c：第一源极电极；17a、17b、17c：第二源极电极；18、18a、18b、18c：漏极电极；19：栅极电极。
具体实施方式
下面举出实施方式，参照附图更详细地说明本发明，本发明不限定于这些实施方式。此外，在实施方式1～实施方式3中，源极电极被配置为两层，漏极电极被配置为一层。另外，用和第二源极电极相同的工序形成漏极电极。
(实施方式1)
图1是示出实施方式1的电路基板的截面示意图。
实施方式1的电路基板如图1所示，在基板10上，膜厚为150nm的底覆膜11被设置在基板整个面上。底覆膜11具有层叠有膜厚为50nm的氧氮化硅(SiON)膜和膜厚为100nm的氧化硅(SiO2)膜而成的结构。在底覆膜11上，设置由膜厚为50nm的多晶硅(p-Si)膜构成的半导体层12，在半导体层12上，设有源极区域12s、栅极区域12g以及漏极区域12d。
在半导体层12上，设置由膜厚为45nm的SiO2膜构成的栅极绝缘膜13a，在其上，由膜厚为30nm的氮化坦(TaN)膜和膜厚为370nm的钨(W)膜构成的膜厚为400nm的栅极电极19被设置在栅极区域12g的上层。另外，在栅极电极19上，配置有由膜厚为250nm的氮化硅(SiNx)膜构成的第二层间绝缘膜14a。
在第二层间绝缘膜14a上，在相同的层次上配置有第二源极电极17a和第二漏极电极18a(第二配线层)，在第二源极电极17a和第二漏极电极18a上，在基板的整个面上配置有第一层间绝缘膜15a。另外，在第一层间绝缘膜15a上配置有第一源极电极16a(第一配线层)，通过设置在第一层间绝缘膜15a中的接触孔与第二源极电极17a连接。这样，本实施方式的电路基板具有在第一层间绝缘膜15a和第二层间绝缘膜14a之间夹着第二源极电极17a和漏极电极18a的构造。
第二源极电极17a被配置作为传输门、锁存电路、电源电路等的逆变器等电路内的连接配线。另外，优选第一源极电极16a通过电路的上层，被配置作为与其它的配线重叠的面积较大的电源线、源极总线、视频线等信号供给配线(电路外的配线)。这样，适当地分开使用第一源极电极16a和第二源极电极17a，不会产生配线电容的功耗、信号传输的延迟等，能够成为大幅度地削减边框等所需的配线面积的电路基板。
下面，说明实施方式1的电路基板的制造方法。
首先，作为预处理对基板10进行洗净和退火。基板10没有特别限定，从成本等观点出发优选玻璃基板。然后，进行下面的(1)～(12)的工序。
(1)底覆膜的形成工序
在基板10上，通过等离子化学气相沉积(Plasma EnhancedChemical Vapor Deposition：PECVD)法等生成SiON膜和SiO2膜，形成底覆膜11。作为用于形成SiON膜的原料气体，能够举出甲硅烷(SiH4)、一氧化二氮气体(N2O)和氨(NH3)的混合气体等。此外，优选将正硅酸乙酯(Tetra Ethyl Ortho Silicate：TEOS)气体用作原料气体形成SiO2膜。另外，作为原料气体，也可以使用采用了甲硅烷(SiH4)和氨(NH3)的混合气体等的氮化硅(SiNx)膜等。
(2)半导体层的形成工序
通过PECVD法等形成非晶硅(a-Si)膜。作为形成a-Si膜的原料气体，能够举出例如甲硅烷(SiH4)、乙硅烷(Si2H6)等。
在通过PECVD形成的a-Si膜中包含氧，因此，在约500℃下进行降低a-Si层中的氧浓度的处理(脱氧处理)。然后，进行激光退火，使a-Si膜溶融、冷却和固化，由此成为p-Si膜。在激光退火中，例如，使用输出为200W左右的准分子激光。在p-Si膜的形成中，作为激光退火的预处理，(由于连续晶界结晶硅(CG-硅)化，)也可以不进行脱氧处理而是涂敷镍等金属催化剂，进行固相晶化的热处理。然后，进行四氟化碳(CF4)气体下的干式蚀刻，将p-Si膜图案化为岛状，形成半导体层12。
(3)栅极绝缘膜的形成工序
然后，将TEOS气体用作原料气体，形成由氧化硅构成的栅极绝缘膜13a。栅极绝缘膜13a的材质没有特别限定，也可以使用SiNx膜、SiON膜等。作为用于形成SiNx膜和SiON膜的原料气体，能够举出在与底覆膜的形成工序中所述的同样的原料气体。另外，栅极绝缘膜17也可以是由上述多种材料构成的层叠体。
(4)离子掺杂工序
形成栅极绝缘膜13a后，形成在基板10上的半导体层12的TFT特性的阈值为负漂移，因此为了在半导体层12的整个面上调整阈值而注入硼等3价原子。其后，在Nch半导体层上再进行硼的沟道掺杂，进行Nch的阈值调整。通过进行沟道掺杂能够提高栅极区域的电传导性。
(5)栅极电极的形成工序
然后，使用溅射法等生成氮化钽(TaN)膜和钨(W)膜。然后，通过光刻法使抗蚀剂膜图案化为期望的形状后，使用调整了氩(Ar)、六氟化硫(SF6)、四氟化碳(CF4)、氧(O2)、氯(Cl2)等的混合气体分量的蚀刻气体来进行干式蚀刻，形成栅极电极19。作为用作栅极电极19的金属，还能够举出钽(Ta)、钼(Mo)、钼钨(MoW)、铝(Al)等低电阻金属、表面平坦而特性稳定的高熔点金属等。另外，栅极电极19也可以是包括上述多种材料的层叠体。
(6)源极区域和漏极区域的形成工序
然后，为了形成Nch或者Pch的TFT的源极区域和漏极区域，通过光刻法使抗蚀剂膜图案化为期望的形状后，在成为源极区域12s和漏极区域12d的区域中，通过离子掺杂法等对Nch的TFT高浓度地掺杂磷等5价的原子，对Pch的TFT高浓度地掺杂硼等3价的原子。此时，根据需要，也可以采用LDD(Lightly Doped Drain：轻掺杂漏极)结构。然后，为了激活半导体层12中存在的杂质离子，进行约700℃、6个小时的热活化处理。由此，能够提高源极区域12s和漏极区域12d的电传导性。作为活化的方法，还可举出照射准分子激光的方法等。
(7)第二层间绝缘膜的形成工序
然后，通过PECVD法在基板10的整个面上形成SiNx膜作为第二层间绝缘膜14a。作为第二层间绝缘膜14a，也可以使用SiON膜、TEOS膜等。另外，在形成第二层间绝缘膜前，为了稳定TFT特性的可靠性，也可以在第二层间绝缘膜形成前形成50nm左右的TEO S膜作为钝化膜。
(8)接触孔的形成工序
然后，通过光刻法使抗蚀剂膜图案化为期望的形状后，使用氟酸系的蚀刻溶液，进行第二层间绝缘膜14a和栅极绝缘膜12的湿式蚀刻，形成用于进行第二源极电极17a与半导体层12的源极区域12s的连接以及第漏极电极17a与半导体层12的漏极区域12d的连接的接触孔。在蚀刻中，也可以使用干式蚀刻。
(9)第二源极电极和漏极电极(第二配线层)的形成工序
然后，通过溅射法等按顺序形成钛(Ti)膜、铝(Al)膜以及Ti膜。然后，通过光刻法使抗蚀剂膜图案化为期望的形状后，通过干式蚀刻，使Ti/Al/Ti的金属层叠膜图案化，形成第二源极电极17a和漏极电极18a。此时，第二源极电极17a和源极区域12s以及漏极电极18a和漏极区域12d通过形成在第二层间绝缘膜14a中的接触孔导通。作为用于第二配线层的材料，也可以使用在形成上述栅极电极中所使用的高熔点金属。在这种情况下，能够在第二配线层的形成工序之后、例如第一层间绝缘膜形成后进行说明书第7页第3段所述的氧化退火工序(例如，400℃)。此外，在400℃时，Al发生特性劣化，因此，在将Al用作第二配线层的材料的情况下，优选氧化退火工序在第二配线层的形成工序之前进行。
(10)第一层间绝缘膜的形成工序
然后，使用将TEOS用作原料气体的PECVD法，形成由SiO2膜构成的第一层间绝缘膜15a。另外，作为第一层间绝缘膜15a的材质，也可以使用SiNx膜、SiON膜等。
除了使用将TEOS用作原料气体的PECVD法来形成第一层间绝缘膜15a以外，作为第一层间绝缘膜15a的材料，旋涂玻璃材料(SOG材料)也是合适的。由此，能够使栅极电极19、栅极配线等栅极电极层的台阶和第二源极电极17a等第二配线层的台阶平坦化，因此，可加厚栅极电极层和第二配线层的膜厚。因此，能够改善残渣造成的配线间短路，并且降低配线电阻。此外，SOG材料是指可通过旋涂法等涂敷法形成玻璃膜(二氧化硅系薄膜)的材料，例如，以Si-O-C键为骨架的SOG材料、以Si-C键为骨架的SOG材料是合适的。更具体地说，能够举出作为有机类的含有有机类的甲基的SiO2的MSQ(Methyl Sises-Quioxane：甲基硅树脂)材料、作为无机系的含有无机系的Si-H的SiO2的HSQ(HydrogensSlises-Quioxane：含氢硅酸盐)材料以及多孔质二氧化硅膜。另外，第一层间绝缘膜15a也可以是层叠由SOG材料形成的SOG膜(平坦化膜)和通过CVD法、溅射法等气相沉淀法形成的膜厚大致均匀的、不具有平坦化作用的绝缘膜(例如无机绝缘膜)的构造。更具体地说，例如，为了达到提高在平坦化膜的上层形成的第一配线层的贴紧性和保护蚀刻第一配线层时的平坦化膜的目的，也可以通过CVD法或者溅射法在平坦化膜上较薄地形成绝缘膜(例如SiO2膜、SiN膜、SiNO膜等无机绝缘膜)。
(11)接触孔的形成工序
然后，通过光刻法使抗蚀剂膜图案化为期望的形状后，使用氟酸系的蚀刻溶液进行第一层间绝缘膜15a的湿式蚀刻，形成用于连接第一源极电极16a和第二源极电极17a的接触孔。蚀刻也可以采用干式蚀刻。
(12)第一源极电极(第一配线层)的形成工序
然后，与第二源极电极17a和漏极电极18a的形成工序同样地，按顺序形成Ti膜、Al膜、Ti膜。然后，通过光刻法使抗蚀剂膜图案化为期望的形状后，通过干式蚀刻使Ti/Al/Ti的金属层叠膜图案化，形成第一源极电极16a。此时，第一源极电极16a和第二源极电极17a通过形成在第一层间绝缘膜15a中的接触孔而连接。
根据上述方法，完成实施方式1的电路基板。在将实施方式1的电路基板用作显示装置用的基板的情况下，优选在电路基板上形成像素电极、开关用的TFT等。另外，使用了实施方式1的电路基板的显示装置较大地削减了配线面积，因此，能够成为实现了窄边框化的显示装置。
(实施方式2)
图2是实施方式2的电路基板的截面示意图。
如图2所示，在实施方式2的电路基板中，第一源极电极16b通过贯通第一层间绝缘膜15b、第二层间绝缘膜14b以及栅极绝缘膜13b的接触孔而与半导体层12b连接，此外与实施方式1相同。第一源极电极16b与半导体层12b的触点以及第一源极电极16b与第二源极电极17b的触点独立设置。在这种情况下，在使第一源极电极16b和半导体层12b直接地接触的方式中，不形成用于在第一源极电极16b和半导体层12b之间进行中继的电极，能够进一步提高集成度。另外，在使第一源极电极16b和第二源极电极17b接触的方式中，能够将第二源极电极17b不仅用作用于对第一源极电极16b和半导体层12b进行中继的电极，而且用作连接其它电路(例如，TFT等)的配线，另外，第一源极电极16b也能够用作配线，因此，能够进行进一步的配线分支。
(实施方式3)
图3是实施方式3的电路基板的截面示意图。
如图3所示，在实施方式3的电路基板中，第二源极电极17c和漏极电极18c(第二配线层)比第一源极电极16c(第一配线层)形成得薄，此外与实施方式1结构相同。第一源极电极16c是按顺序层叠膜厚为100nm的钛膜、膜厚为400nm的铝膜以及膜厚为100nm的钛膜而成的构造。另一方面，贯通栅极绝缘膜13c和第一层间绝缘膜15c而连接半导体层12的第二源极电极17c和漏极电极18c由膜厚为100nm的钛膜、膜厚为200nm的铝膜以及膜厚为100nm的钛膜的层叠结构构成，第二源极电极17c和漏极电极18c的膜厚比第一源极电极16c的膜厚形成得薄。较薄地形成第二源极电极17c和漏极电极18c的膜厚，由此能够降低因第二源极电极17c和漏极电极18c产生的台阶所造成的第二层间绝缘膜14c等的台阶的大小，因此，能够降低在第一源极电极16c等第一配线层上由台阶边缘等造成的断线的可能性，实现成品率的改善。
另外，对于第二源极电极17c和漏极电极18c，可以考虑通过薄膜化来加大配线电阻。但是，第二源极电极17c和漏极电极18c用作电路内的连接配线，因此，配线长度比第一源极电极16c短，因此对配线电阻的影响较小，能够形成为比第一源极电极16c薄的膜厚。另外，在本实施方式中，与第一源极电极16c比较，较薄地形成铝膜的膜厚，使钛膜的膜厚相同，但也可以较薄地形成钛膜的膜厚。
(比较例1)
图4是示出比较例1的电路基板的结构的截面示意图。
如图4所示，比较例1的电路基板的结构未将源极电极和漏极电极作为两层，源极电极16和漏极电极18形成在第一层间绝缘膜15上的相同层次上，通过贯通第一层间绝缘膜15和第二层间绝缘膜14的接触孔与半导体层12连接，此外与实施方式1的结构相同。在这种情况下，由源极电极16形成电路内的连接配线、电源线、源极总线以及视频线等信号供给配线(电路外的配线)，因此，配线面积增大，在用作显示装置所具备的电路基板的情况下，边框面积有可能增大。
本申请以2007年11月2日申请的日本国专利申请2007-286363号为基础，要求以巴黎公约和进入国的法规为基础的优先权。该申请的内容，其整体作为参照被引入本申请中。

Claims (11)

1.一种电路基板，在基板上按顺序层叠有半导体层、栅极绝缘膜、栅极电极层以及2个以上的层间绝缘膜，其特征在于：
该电路基板在该2个以上的层间绝缘膜上具有信号供给配线，且在该2个以上的层间绝缘膜之间具有电路内的连接配线。
2.根据权利要求1所述的电路基板，其特征在于：
上述2个以上的层间绝缘膜是从上述基板侧起按顺序层叠第二层间绝缘膜和第一层间绝缘膜而成的2层结构，
上述信号供给配线设置在该第一层间绝缘膜上，
上述电路内的连接配线设置在该第一层间绝缘膜和该第二层间绝缘膜之间。
3.根据权利要求1或2所述的电路基板，其特征在于：
上述信号供给配线通过形成在上述2个以上的层间绝缘膜中的接触孔连接到上述半导体层。
4.根据权利要求1～3中的任一项所述的电路基板，其特征在于：
上述电路内的连接配线的面积的总和小于上述信号供给配线的面积的总和。
5.根据权利要求1～4中的任一项所述的电路基板，其特征在于：
上述电路内的连接配线的配线长度比上述信号供给配线的配线长度短。
6.根据权利要求1～5中的任一项所述的电路基板，其特征在于：
上述电路内的连接配线比上述信号供给配线薄。
7.根据权利要求2～6中的任一项所述的电路基板，其特征在于：
上述第一层间绝缘膜是氧化硅膜，
上述第二层间绝缘膜是氮化硅膜。
8.根据权利要求2～6中的任一项所述的电路基板，其特征在于：
上述第一层间绝缘膜包含旋涂玻璃材料。
9.根据权利要求1～8中的任一项所述的电路基板，其特征在于：
上述电路基板是具有用于显示装置的像素辅助电容的像素阵列基板，
该像素辅助电容包含在形成上述电路内的连接配线的工序中形成的电极。
10.一种电路基板，在基板上按顺序层叠有半导体层、栅极绝缘膜、栅极电极层以及2个以上的层间绝缘膜，其特征在于：
该电路基板在该2个以上的层间绝缘膜上具有电路外的配线，并且在该2个以上的层间绝缘膜之间具有电路内的连接配线。
11.一种显示装置，其特征在于：
具备权利要求1～10中的任一项所述的电路基板。
CN200880106147.1A 2007-11-02 2008-10-14 电路基板和显示装置 Active CN101796619B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007-286363 2007-11-02
JP2007286363 2007-11-02
PCT/JP2008/068591 WO2009057444A1 (ja) 2007-11-02 2008-10-14 回路基板及び表示装置

Publications (2)

Publication Number Publication Date
CN101796619A true CN101796619A (zh) 2010-08-04
CN101796619B CN101796619B (zh) 2013-03-06

Family

ID=40590836

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200880106147.1A Active CN101796619B (zh) 2007-11-02 2008-10-14 电路基板和显示装置

Country Status (3)

Country Link
US (1) US8692251B2 (zh)
CN (1) CN101796619B (zh)
WO (1) WO2009057444A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107527925A (zh) * 2017-08-25 2017-12-29 京东方科技集团股份有限公司 显示基板及其制造方法、显示面板、显示装置
CN109360833A (zh) * 2012-06-22 2019-02-19 索尼公司 半导体装置、半导体装置的制造方法和电子装置
US11038140B2 (en) 2017-02-13 2021-06-15 Sony Corporation Display device, electronic device, and method of producing display device

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170143023A (ko) * 2009-10-21 2017-12-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
JP5747908B2 (ja) 2010-03-04 2015-07-15 日本ゼオン株式会社 半導体素子基板の製造方法
TWI688047B (zh) * 2010-08-06 2020-03-11 半導體能源研究所股份有限公司 半導體裝置
CN115128873B (zh) * 2021-03-29 2023-12-05 株式会社日本显示器 显示装置及显示装置的阵列基板

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08316310A (ja) 1995-05-15 1996-11-29 Sony Corp 半導体装置の製造方法
JPH1048660A (ja) 1996-08-06 1998-02-20 Toshiba Corp 液晶表示装置
JP3520396B2 (ja) * 1997-07-02 2004-04-19 セイコーエプソン株式会社 アクティブマトリクス基板と表示装置
US6593592B1 (en) * 1999-01-29 2003-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having thin film transistors
JP4514871B2 (ja) * 1999-01-29 2010-07-28 株式会社半導体エネルギー研究所 半導体装置および電子機器
TW200304227A (en) * 2002-03-11 2003-09-16 Sanyo Electric Co Top gate type thin film transistor
JP2003338509A (ja) 2002-03-11 2003-11-28 Sanyo Electric Co Ltd トップゲート型薄膜トランジスタ
GB0219771D0 (en) * 2002-08-24 2002-10-02 Koninkl Philips Electronics Nv Manufacture of electronic devices comprising thin-film circuit elements
JP4175877B2 (ja) * 2002-11-29 2008-11-05 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US7408196B2 (en) * 2002-12-25 2008-08-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
JP4896369B2 (ja) * 2002-12-25 2012-03-14 株式会社半導体エネルギー研究所 半導体装置
KR100542986B1 (ko) * 2003-04-29 2006-01-20 삼성에스디아이 주식회사 박막 트랜지스터, 상기 박막 트랜지스터 제조 방법 및 이를 이용한 표시장치
JP2005072573A (ja) 2003-08-05 2005-03-17 Semiconductor Energy Lab Co Ltd 配線基板及びその作製方法、並びに半導体装置及びその作製方法
US7423343B2 (en) * 2003-08-05 2008-09-09 Semiconductor Energy Laboratory Co., Ltd. Wiring board, manufacturing method thereof, semiconductor device and manufacturing method thereof
JP5040222B2 (ja) * 2005-12-13 2012-10-03 ソニー株式会社 表示装置
JP5090658B2 (ja) * 2006-04-06 2012-12-05 三菱電機株式会社 薄膜トランジスタ、及びその製造方法、並びにアクティブマトリクス型表示装置
JP4967631B2 (ja) * 2006-12-07 2012-07-04 三菱電機株式会社 表示装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109360833A (zh) * 2012-06-22 2019-02-19 索尼公司 半导体装置、半导体装置的制造方法和电子装置
CN109360833B (zh) * 2012-06-22 2023-06-20 索尼公司 半导体装置、半导体装置的制造方法和电子装置
US11038140B2 (en) 2017-02-13 2021-06-15 Sony Corporation Display device, electronic device, and method of producing display device
CN107527925A (zh) * 2017-08-25 2017-12-29 京东方科技集团股份有限公司 显示基板及其制造方法、显示面板、显示装置
CN107527925B (zh) * 2017-08-25 2019-11-05 京东方科技集团股份有限公司 显示基板及其制造方法、显示面板、显示装置
US10928942B2 (en) 2017-08-25 2021-02-23 Chongqing Boe Optoelectronics Technology Co., Ltd. Display substrate, manufacturing method thereof, display panel and display device

Also Published As

Publication number Publication date
WO2009057444A1 (ja) 2009-05-07
CN101796619B (zh) 2013-03-06
US20100193793A1 (en) 2010-08-05
US8692251B2 (en) 2014-04-08

Similar Documents

Publication Publication Date Title
CN101527320B (zh) 半导体装置
CN101796619B (zh) 电路基板和显示装置
US8420462B2 (en) Display device and manufacturing method thereof
CN101681931B (zh) 电路基板和显示装置
CN101521233B (zh) 薄膜晶体管及显示装置
CN104508808B (zh) 半导体装置及其制造方法
US20090039349A1 (en) Manufacturing method of semiconductor device, manufacturing method of display device, semiconductor device, display device, and electronic device
TWI543371B (zh) 半導體裝置及其製造方法
JPH11284195A (ja) 薄膜トランジスタおよび該薄膜トランジスタを用いた液晶表示装置
US7616267B2 (en) Pixel structure for flat panel display
JP2003241687A (ja) 薄膜トランジスタ装置及びその製造方法
US8304781B2 (en) Circuit board provided with monolithic circuit having thin film transistor on substrate, and display device having the circuit board
US8273614B2 (en) Semiconductor device and method of manufacturing the same
JP2019040026A (ja) 表示装置
JP4723800B2 (ja) アレイ基板の製造方法
JP5005953B2 (ja) 薄膜トランジスタ
JP4472745B2 (ja) 薄膜トランジスタが含まれるｔｆｔアレイ基板を有する液晶表示装置およびその製法
KR20020017435A (ko) 액정표시장치 제조방법
JP4885914B2 (ja) 表示装置
JP2008270637A (ja) 薄膜トランジスタの製造方法及び薄膜トランジスタ
KR100968567B1 (ko) 다층 박막의 제조 방법 및 이를 이용한 박막 트랜지스터표시판의 제조 방법
JP2008166334A (ja) 表示装置及びその製造方法
JPS6076169A (ja) 絶縁ゲイト型半導体装置
JP2007311543A (ja) 薄膜トランジスタの製造方法
JP2010010225A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant