CN101794159A - 一种高电源电压抑制比的带隙基准电压源 - Google Patents

Abstract

一种高电源电压抑制比的带隙基准电压源包括启动电路(1)，正负温度系数电流产生电路(2)，运放(3)及基准电压产生电路(4)；启动电路(1)，正负温度系数电流产生电路(2)，运放(3)及基准电压产生电路(4)的直流电输入端分别连接直流电源Vcc，启动电路(1)的输出端接正负温度系数电流产生电路(2)的第一输入端，正负温度系数电流产生电路(2)的第一输出端与运放(3)的第一输入端相连，正负温度系数电流产生电路(2)的第二输出端与运放(3)的第二输入端相连，正负温度系数电流产生电路(2)的第三输出端与基准电压产生电路(4)的第一输入端相连接，运放(3)的第一输出端接正负温度系数电流产生电路(2)的第二输入端。

Description

一种高电源电压抑制比的带隙基准电压源

技术领域

本发明涉及用于射频、数模混合电路中需要产生的低温度系数和高电源抑制比的基准电压源。随着SOC(片上***)的广泛应用，数字开关，射频模块等的噪声会耦合到基准电压源上，使传统带隙基准电压源对高电源抑制比的要求越来越迫切。

背景技术

对于数模转换器、模数转换器、电压转换器、电压检测电路等模拟电路而言，基准电压源是相当重要的模块，基准电压源的稳定性直接关系到电路的工作状态及电路的性能。为了满足电路在不同外界环境下的正常工作要求，基准电压源应具有输出稳定、抗干扰能力强、温度系数小等优点。目前比较常用的是带隙基准电压源，采用双极型器件实现，输出电压值基本恒定在125V左右(电流模才0.6V，双极)；它的工作原理是使ΔVbe(双极型晶体管在不同电流密度偏置下的两个基区-发射区的电压差)的正温度系数和Vbe(双极型晶体管基区-发射区电压)的负温度系数所产生的漂移相互抵消。但是，由于随着尺寸的进一步缩小，电源电压的进一步降低，cascode(级联)等结构无法使用后，使传统带隙基准电压源很难再有较高的电源抑制比，而对于高精度模拟电路电源电压抑制比又是至关重要的。

发明内容

技术问题：本发明提供了一种可通过内部调节，调节使输出电压达到极一种高电源电压抑制比的带隙基准电压源。电路在传统带隙基准电压源的基础上改进了传统运放，改进后的运放的电源电压抑制比可通过内部调节，将其在0dB左右调节，且对于获得所需电源电压抑制比之后的稳定状态具有较宽的抗扰动范围。

技术方案：本发明的一种高电源电压抑制比的带隙基准电压源包括启动电路，正负温度系数电流产生电路，运放及基准电压产生电路；启动电路，正负温度系数电流产生电路，运放及基准电压产生电路的直流电输入端分别连接直流电源Vcc，启动电路的输出端接正负温度系数电流产生电路的第一输入端，正负温度系数电流产生电路的第一输出端与运放的第一输入端相连，正负温度系数电流产生电路的第二输出端与运放的第二输入端相连，正负温度系数电流产生电路的第三输出端与基准电压产生电路的第一输入端相连接，运放的第一输出端接正负温度系数电流产生电路的第二输入端。

所述的启动电路由第一PMOS管、第二PMOS管与第二电阻组成，第一PMOS管的源极作为启动电路的直流电输入端，漏极分别与第二PMOS管的栅极、第二PMOS管漏极及第二电阻一端相连，第二PMOS管的源极和第一PMOS管的栅极相连作为启动电路的输出端，第二电阻的另一端接公共地端。

所述的运放中，第3aPMOS管、第3bPMOS管的源极与第5a PMOS管、第5b PMOS管的源极相连并作为运放的直流电输入端，与直流电源Vcc相连；第3bPMOS管的栅极与第2a NMOS管的漏极、第4a PMOS管的漏极和第5a PMOS管的栅极共连作为运放的第输出端；第3a PMOS管的栅极与第2b NMOS管的漏极、第4b PMOS管的漏极和第5b PMOS管的栅极及漏极共连；第5a PMOS管的漏极接第4a PMOS管的源极、第3b PMOS管的漏极接第4b PMOS管的源极；第4a PMOS管和第4b PMOS管的栅极共连作为运放的第三输入端，第2a NMOS管和第2b NMOS管的栅极共连作为运放的第四输入端；第1aNMOS管的漏极接第2a NMOS管的源极，第1b NMOS管的漏极接第2b NMOS管的源极；第1b NMOS管的栅极作为运放的第一输入端，第1a NMOS管的栅极作为运放的第二输入端；第1a NMOS管的源极、第1b NMOS管的源极和第5电阻的正端共连；第5电阻的另一端连与公共地端。

所述的基准电压产生电路由1个MOS管和两个电阻连接而成；第十一PMOS管的栅极作为基准电压产生电路的第一输入端，源极作为基准电压产生电路的直流电输入端，漏极连接第四电阻的正端，第四电阻的另一端与第三电阻的正端相连作为基准电压产生电路的基准电压输出端，第三电阻的另一端与公共地端连接。

该基准电压源还包括一调节模块，调节模块的输入端连接在正负温度系数电流产生电路的第三输出端，调节模块的电压输出端连接在运放的第四输入端。

所述的调节模块由可调单元和第六PMOS管组成，可调单元的一端与第六PMOS管的漏极连接，并作为调节模块的输出端，第六PMOS管的栅极作为调节模块的输入端，第六PMOS管的源极作为调节模块的直流电输入端，可调单元的另一端接于公共地端。所述的可调单元采用可调电阻实现。

该基准电压源还包括一偏置电路，偏置电路的输入端连接在正负温度系数电流产生电路的第三输出端，偏置电路的电压输出端连接在运放的第三输入端。

所述的偏置电路由第七PMOS管和第十二NMOS管、第十三NMOS管组成，第七PMOS管的源极作为偏置电路的直流电输入端，栅极作为偏置电路的输入端，漏极与第十二NMOS管的漏极和栅极相连作为偏置电路的电压输出端，第十三NMOS管的漏极和栅极与第十二NMOS管的源极相连，第十三NMOS管的源极接于公共地端。

有益效果：

1.电路结构简单，包含启动电路、正负温度系数电流产生电路、运放和基准电压产生电路，正负温度系数电流产生电路的电流镜均采用单管匹配，而省去了为了达到极高电源电压抑制比而引入的级联电流镜结构，在低电源电压(1.2V以下)下，优势更加明显。

2.本发明的基准电压源电路可以根据具体情况，把基准输出电压的电源电压抑制比调整到最佳状态。根据本结构的特点，可以简单的通过片外调节器调整运放本身的电源电压抑制比，就可以使基准输出电压的电源电压抑制比达到直流150dB这样极高的值。

3.本发明的基准电压源电路的偏置电路简单，只要两个PMOS管和一个电阻即可，且当电路正常工作时，基本没有引入额外的电流，并不增加额外的功耗。

附图说明

图1是本发明的结构框图。

图2是本发明的电路图。

图3是本发明在不同工艺角下，运放第四输入端电压从550mV到800mV变化得到的基准输出电压电源电压抑制比变化曲线。

图4是本发明的运放第四输入端电压取合适值时得到的基准输出电压的电源电压抑制比曲线。

图5是本发明的运放电源电压抑制比与调节因子的理论关系曲线。

具体实施方式

本发明的一种高电源电压抑制比的带隙基准电压源包括启动电路，正负温度系数电流产生电路，运放及基准电压产生电路；启动电路，正负温度系数电流产生电路，运放及基准电压产生电路的直流电输入端分别连接直流电源Vcc，启动电路的输出端接正负温度系数电流产生电路的第一输入端，正负温度系数电流产生电路的第一输出端与运放的第一输入端相连，其第二输出端与运放的第二输入端相连，正负温度系数电流产生电路的第三输出端与基准电压产生电路的第一输入端相连接，运放的第一输出端与正负温度系数电流产生电路的第二输入端连接。基准电压产生电路具有基准电压输出端，输出基准电压。

为了能够使用各种***对基准电压值的要求，该电路还包括一调节模块，调节模块的输入端连接在正负温度系数电流产生电路的第三输出端，调节模块的电压输出端连接在运放的第四输入端。该电路还包括一偏置电路，偏置电路的输入端连接在正负温度系数电流产生电路的第三输出端，偏置电路的电压输出端连接在运放的第三输入端。

本发明的原理：

图1给出了所发明的基准电压源电路的结构原理框图，图2给出了所发明的基准电压源电路的电路图。下面叙述该电路结构如何提高电源电压抑制比的工作原理。

首先，对分析过程中公式上用到的一些参数定义如下：PSRRamp为运放3的电源电压抑制比vout/vdd，其中vout是运放3的输出端；Av是运放3的直流开环增益；VP是正负温度系数电流产生电路2中的PMOS管M9，M8的栅极电压；V1是正负温度系数电流产生电路2中的PMOS管M8的漏极电压；V2是正负温度系数电流产生电路2中的PMOS管M9的漏极电压；ro是正负温度系数电流产生电路2中的PMOS管M9，M8以及基准电压产生电路4中的PMOS管M11的输出阻抗，为简化分析过程，根据实际电路可以近似这三个管子具有相同的输出阻抗。gm是正负温度系数电流产生电路2中的PMOS管M9，M8以及基准电压产生电路4中的PMOS管M11的跨导，为简化分析过程，根据实际电路可以近似这三个管子具有相同的跨导。r1为正负温度系数电流产生电路2中的PMOS管M8的漏极到地的阻抗；r2为正负温度系数电流产生电路2中的PMOS管M9的漏极到地的阻抗；r3为基准电压产生电路4中的PMOS管M11的漏极到地的阻抗；以下(为基于小信号模型的分析。

在本发明电路的工作过程中提到的三条电源电压对基准输出电压值的影响途径，第一，通过正负温度系数电流产生电路2的PMOS管M8，M9的源极进入放大之后通过运放3的同向放大作用在基准电压产生电路4的PMOS管M11的栅极上，通过PMOS管的反向放大作用在电压输出端VREF上，而通过这个途径产生的是与电源电压纹波反向的纹波。假设电源电压的纹波为vdd，作用在V1上，V1的电压变化为v1，可以用公式表示为：

$v1=-\mathrm{vp}\·\mathrm{gm}\·r1+\frac{\mathrm{vdd}\·(\mathrm{gm}\·\mathrm{ro}+1)\·r1}{(\mathrm{ro}+r1)}---\left(1\right)$

同时作用在V2上，V2的电压变化为v2，可以用公式表示为：

$v2=-\mathrm{vp}\·\mathrm{gm}\·r2+\frac{\mathrm{vdd}\·(\mathrm{gm}\·\mathrm{ro}+1)\·r2}{(\mathrm{ro}+r2)}---\left(2\right)$

然后电压信号v1，v2通过运放3又作用到VP上，有这个途径引起的在VP上变化的电压信号为vp1，可以用公式表示为：

vp1＝A_v·(v1-v2)                (3)

第二，是vdd通过运放(3)单独从PMOS管M3，M5进入到VP上的电压信号为vp2，可以用公式表示为：

vp2＝PSRRamp·vdd               (4)

所以，总的在VP上变化的电压信号为vp，用公式表示为：

vp＝PSRRamp·vdd+A_v·(v1-v2)    (5)

第三，通过PMOS管M11的源端进入并被放大之后作用在电压输出端VREF上，在叠加上来自上面两个途径通过基准电压产生电路4的PMOS管M11的栅极作用在电压输出端VREF上的电压变化信号，得到总的电压变化信号vref，可用公式表示为：

$\mathrm{vref}=-\mathrm{vp}\·\mathrm{gm}\·v3+\frac{\mathrm{vdd}\·(\mathrm{gm}\·\mathrm{ro}+1)\·r3}{(\mathrm{ro}+r3)}---\left(6\right)$

联立公式(1)，(2)，(5)，(6)，并做符合实际的假设ro远大于r1，r2，和r3，可以得到以下结果：

$\frac{\mathrm{vref}}{\mathrm{vdd}}=\frac{\mathrm{gm}\·\mathrm{ro}\·r3+r3-\mathrm{gm}\·\mathrm{ro}\·r3\·\mathrm{PSRRamp}}{\mathrm{ro}\·(1+A_v\·\mathrm{gm}\·(r1-r2))}---\left(7\right)$

从公式(7)可以看出，为了达到极高的电源电压抑制能力，必须使

尽可能接近0，为此运放3的电源电压抑制比应尽可能接近

根据以上分析，图(2)中所示的运放3的电源电压抑制比正具有如此特点，在分析运放电源电压抑制比之前，对分析过程中公式上用到的一些参数定义如下：ro1是假定M3a的栅极交流地并在M4a的漏极，M5a的栅极与M3a的漏极，M2a的漏极断开时，从M3a的漏极看进去的输出阻抗；同理，ro2是从M4b的漏极看进去的输出阻抗；本发明选取PMOS管的跨导为2×gm5a＝2×gm3b＝gm3a＝gm5b。类似基准输出电压电源电压抑制比的分析方法，可以得出运放3的PSRRamp为：

$\mathrm{PSRRamp}=\frac{\frac{k\·\mathrm{gm}5a\·\mathrm{ro}1}{k\·\mathrm{gm}5a\·\mathrm{ro}1+1}+\frac{\mathrm{gm}3a\·\mathrm{ro}1}{\mathrm{gm}3a\·\mathrm{ro}1+1}\frac{\mathrm{gm}3a\·\mathrm{rol}}{\mathrm{gm}5a\·\mathrm{ro}1+1}\·\frac{\mathrm{gm}3b\·\mathrm{ro}2}{\mathrm{gm}5b\·\mathrm{ro}2+1}\frac{\mathrm{gm}3a\·\mathrm{rol}}{\mathrm{gm}5a\·\mathrm{ro}1+1}\·\frac{\mathrm{gm}5b\·\mathrm{ro}2}{\mathrm{gm}5b\·\mathrm{ro}2+1}}{1-\frac{\mathrm{gm}3a\·\mathrm{rol}}{\mathrm{gm}5a\·\mathrm{ro}1+1}\·\frac{\mathrm{gm}3b\·\mathrm{ro}2}{\mathrm{gm}5b\·\mathrm{ro}2+1}}---\left(8\right)$

其中k是M4a和M4b的栅极引入的调节因子。通过matlab计算PSRRamp与调节因子k的关系曲线如图5所示，与实际电路比较吻合，且满足了以上运放3的电源电压抑制比的条件，至此，分析得出实际电路通过内部调节，完全可以得到理论的最佳电源电压抑制能力。

本发明工作时，可通过调节获得极高电源电压抑制比的输出电压值，同时，可以获得较小温度系数的输出电压值。以下通过本发明的具体实施例并结合附图，对本发明的目的、电路结构和优点作进一步描述。

一种高电源电压抑制比的带隙基准电压源，如图1所示，基准电压源电路包括用来使基准电路脱离零稳态，转入正常工作状态的启动电路1，正负温度系数电流产生电路2，运放3及基准电压产生电路4；启动电路1，正负温度系数电流产生电路2，运放3及基准电压产生电路4的直流电输入端分别连接直流电源Vdd，启动电路1的输出端接正负温度系数电流产生电路2的第一输入端，正负温度系数电流产生电路2的第一输出端与运放3的第一输入端相连，其第二输出端与运放3的第二输入端相连，正负温度系数电流产生电路2的第三输出端与基准电压产生电路4的第一输入端相连接，运放3的第一输出端与正负温度系数电流产生电路2的第二输入端连接。基准电压产生电路4具有基准电压输出端，输出基准电压。

其中，如图2所示，所述的启动电路1由第一PMOS管P1、第二PMOS管P2与第二电阻R2组成，第一PMOS管P1的源极作为启动电路1的直流电输入端，漏极分别与第二PMOS管P2的栅极、第二PMOS管P2漏极及第二电阻R2一端相连，第二PMOS管P2的源极和第一PMOS管P1的栅极相连作为启动电路1的输出端，第二电阻R2的另一端接公共地端。

所述的正负温度系数电流产生电路2由第八MOS管M8、第九MOS管M9、第0电阻R0、第1a电阻R1a、第1b电阻R1b、第一双极型晶体管B0及第二双极型晶体管B1组成；第八MOS管M8、第九MOS管M9的源极相连并作为正负温度系数电流产生电路2的直流电输入端，与直流电源Vcc相连，第八MOS管M8的漏极与第0电阻R0、第1b电阻R1b的正端相连且作为正负温度系数电流产生电路2的第一输出端；第九MOS管M9的漏极与第1a电阻R1a、第一双极型晶体管B0的集电极相连且作为正负温度系数电流产生电路2的第二输出端；第0电阻R0的另一端与第二双极型晶体管B1的集电极相连。第八MOS管M8、第九MOS管M9的栅极相连且作为正负温度系数电流产生电路2的第三输出端，同时也作为第一输入端；第一双极型晶体管B0及第二双极型晶体管B1的基极相连并和第一双极型晶体管B0及第二双极型晶体管B1的射极共接公共地端。

所述的运放3中，第3a PMOS管M3a、第3b PMOS管M3b的源极与第5aPMOS管M5a、第5b PMOS管M5b的源极相连并作为运放3的直流电输入端，与直流电源Vcc相连；第3b PMOS管M3b的栅极与第2aNMOS管M2a的漏极、第4a PMOS管M4a的漏极和第5a PMOS管M5a的栅极共连作为运放3的第一输出端；第3a PMOS管M3a的栅极与第2b NMOS管M2b的漏极、第4b PMOS管M4b的漏极和第5b PMOS管M5b的栅极及漏极共连；第5a PMOS管MSa的漏极接第4a PMOS管M4a的源极、第3b PMOS管M3b的漏极接第4b PMOS管M4b的源极；第4aPMOS管M4a和第4b PMOS管M4b的栅极共连作为运放3的第三输入端，第2a NMOS管M2a和第2b NMOS管M2b的栅极共连作为运放3的第四输入端；第1a NMOS管M1a的漏极接第2a NMOS管M2a的源极，第1b NMOS管M1b的漏极接第2bNMOS管M2b的源极；第1bNMOS管M1b的栅极作为运放3的第一输入端，第1a NMOS管M1a的栅极作为运放3的第二输入端；第1aNMOS管M1a的源极、第1b NMOS管M1b的源极和第5电阻R5的正端共连；第5电阻R5的另一端连与公共地端。

所述的基准电压产生电路4由1个MOS管和两个电阻连接而成；第十一PMOS管M11的栅极作为基准电压产生电路4的第一输入端，源极作为基准电压产生电路4的直流电输入端，漏极连接第四电阻R4的正端，第四电阻R4的另一端与第三电阻R3的正端相连作为基准电压产生电路4的基准电压输出端，第三电阻R3的另一端与公共地端连接。

为了使实际芯片能获得最佳电源电压抑制比，该基准电压源还包括一调节模块5，调节模块5的输入端连接在正负温度系数电流产生电路2的第三输出端，调节模块5的电压输出端连接在运放3的第四输入端。

所述的调节模块5由可调单元RM和第六PMOS管M6组成，可调单元RM的一端与第六PMOS管M6的漏极连接，并作为调节模块5的输出端，第六PMOS管M6的栅极作为调节模块5的输入端，第六PMOS管M6的源极作为调节模块5的直流电输入端，可调单元RM的另一端接于公共地端。所述的可调单元RM采用可调电阻实现。

为了使运放3能正常工作，且有较大的增益，该基准电压源还包括一偏置电路6，偏置电路6的输入端连接在正负温度系数电流产生电路2的第三输出端，偏置电路6的电压输出端连接在运放3的第三输入端。

所述的偏置电路6由第七PMOS管M7和第十二NMOS管M12、第十三NMOS管M13组成，第七PMOS管M7的源极作为偏置电路6的直流电输入端，栅极作为偏置电路6的输入端，漏极与第十二NMOS管M12的漏极和栅极相连作为偏置电路6的电压输出端，第十三NMOS管M13的漏极和栅极与第十二NMOS管M12的源极相连，第十三NMOS管M13的源极接于公共地端。

参见图3，图中所示为本发明在不同工艺角下，运放第四输入端电压从550mV到800mV变化得到的基准输出电压电源电压抑制比变化曲线。由曲线图可以看出，在各种不同的工艺角下，调节可调单元产生的最佳电源电压抑制比是有偏移的；我们也可以看出在不同工艺角下，虽然最佳电源电压抑制比范围会偏移，但并没有超过可调单元的调节范围，也就是说，不过实际情况如何，我都可以通过可调单元的调节来获得此时的最佳电源电压抑制比；而一般同一批次的芯片其特性具有相似性，所以，只要调节其中一块芯片就行了。

参见图4，，图中所示为本发明的运放第四输入端电压取合适值时得到的基准输出电压的电源电压抑制比曲线。由曲线图可以看出，通过调节单元调节之后得到的基准输出电压值的电源电压抑制比，其直流电源电压抑制比达到了158dB。

本发明的电路的工作过程：

当接通电源电压Vdd后，启动电路1率先工作，由于PMOS管P1的栅极是处于高电位，所以PMOS管P2导通，这时PMOS管P1的栅电位被拉低，从而使正负温度系数电流产生电路2中的PMOS管M9，M8都开启并产生电流，PMOS管M8，M9上的电流又驱动运放3得以正常工作，运放3的作用是通过反馈将PMOS管M8和M9的漏极电压钳位在相等的电压，由于B0和B1的面积不同，BJT的基极到射极的电压VBE也不同，在电阻R0上就产生一个ΔVBE的电压，这个电压具有基本为正的温度系数，结果，在电阻R0上产生一支具有正温度系数的电流。同时，由于VBE本身是具有负的温度系数，在电阻R1a和R1b上产生一支具有负温度系数的电流。这两支电流叠加之后通过正负温度系数电流产生电路2的第三输出端镜像给PMOS管M11，这两支分别具有正负温度系数的电流在R3上形成一个具有一阶温度补偿的基准输出电压。

在以上基本工作过程中，本发明是通过以下过程来使基准输出电压值达到极高的电源电压抑制比的：当电源电压有低频纹波时，这个纹波有三条途径影响基准电压输出，首先，通过PMOS管M11的源端进入并被放大之后作用在电压输出端VREF上，而通过这个途径产生的是与电源电压纹波同向的纹波；其次，通过正负温度系数电流产生电路2的PMOS管M8，M9的源极进入放大之后通过运放3的同向放大作用在基准电压产生电路4的PMOS管M11的栅极上，通过PMOS管的反向放大作用在电压输出端VREF上，而通过这个途径产生的是与电源电压纹波反向的纹波；传统的往往只用这两种作用的叠加就完成了基准对电源电压纹波的抑制作用。本发明在这个基础上，在利用改进后的运放其电源电压抑制比可在0dB上下微调的特点，使通过运放3的PMOS管M3，M5引入的纹波也叠加到基准的电压输出端VREF上，从而达到基准源对电源电压的极高抑制能力。其中运放3中的PMOS管M4a，M4b起到了微调运放3的电源电压抑制比的功能。

Claims (9)

1.一种高电源电压抑制比的带隙基准电压源，其特征在于该电源包括启动电路(1)，正负温度系数电流产生电路(2)，运放(3)及基准电压产生电路(4)；启动电路(1)，正负温度系数电流产生电路(2)，运放(3)及基准电压产生电路(4)的直流电输入端分别连接直流电源Vcc，启动电路(1)的输出端接正负温度系数电流产生电路(2)的第一输入端，正负温度系数电流产生电路(2)的第一输出端与运放(3)的第一输入端相连，正负温度系数电流产生电路(2)的第二输出端与运放(3)的第二输入端相连，正负温度系数电流产生电路(2)的第三输出端与基准电压产生电路(4)的第一输入端相连接，运放(3)的第一输出端接正负温度系数电流产生电路(2)的第二输入端。

2.根据权利要求1所述的一种高电源电压抑制比的带隙基准电压源，其特征在于：所述的启动电路(1)由第一PMOS管(P1)、第二PMOS管(P2)与第二电阻(R2)组成，第一PMOS管(P1)的源极作为启动电路(1)的直流电输入端，漏极分别与第二PMOS管(P2)的栅极、第二PMOS管(P2)漏极及第二电阻(R2)一端相连，第二PMOS管(P2)的源极和第一PMOS管(P1)的栅极相连作为启动电路(1)的输出端，第二电阻(R2)的另一端接公共地端。

3.根据权利要求1所述的一种高电源电压抑制比的带隙基准电压源，其特征在于所述的运放(3)中，第3a PMOS管(M3a)、第3b PMOS管(M3b)的源极与第5a PMOS管(M5a)、第5b PMOS管(M5b)的源极相连并作为运放(3)的直流电输入端，与直流电源Vcc相连；第3b PMOS管(M3b)的栅极与第2a NMOS管(M2a)的漏极、第4a PMOS管(M4a)的漏极和第5a PMOS管(M5a)的栅极共连作为运放(3)的第一输出端；第3a PMOS管(M3a)的栅极与第2b NMOS管(M2b)的漏极、第4b PMOS管(M4b)的漏极和第5bPMOS管(M5b)的栅极及漏极共连；第5a PMOS管(M5a)的漏极接第4a PMOS管(M4a)的源极、第3b PMOS管(M3b)的漏极接第4b PMOS管(M4b)的源极；第4a PMOS管(M4a)和第4b PMOS管(M4b)的栅极共连作为运放(3)的第三输入端，第2a NMOS管(M2a)和第2b NMOS管(M2b)的栅极共连作为运放(3)的第四输入端；第1aNMOS管(M1a)的漏极接第2aNMOS管(M2a)的源极，第1bNMOS管(M1b)的漏极接第2b NMOS管(M2b)的源极；第1b NMOS管(M1b)的栅极作为运放(3)的第一输入端，第1a NMOS管(M1a)的栅极作为运放(3)的第二输入端；第1a NMOS管(M1a)的源极、第1b NMOS管(M1b)的源极和第5电阻(R5)的正端共连；第5电阻(R5)的另一端连与公共地端。

4.根据权利要求1所述的一种高电源电压抑制比的带隙基准电压源，其特征在于：所述的基准电压产生电路(4)由1个MOS管和两个电阻连接而成；第十一PMOS管(M11)的栅极作为基准电压产生电路(4)的第一输入端，源极作为基准电压产生电路(4)的直流电输入端，漏极连接第四电阻(R4)的正端，第四电阻(R4)的另一端与第三电阻(R3)的正端相连作为基准电压产生电路(4)的基准电压输出端，第三电阻(R3)的另一端与公共地端连接。

5.根据权利要求1所述的一种高电源电压抑制比的带隙基准电压源，其特征在于该基准电压源还包括一调节模块(5)，调节模块(5)的输入端连接在正负温度系数电流产生电路(2)的第三输出端，调节模块(5)的电压输出端连接在运放(3)的第四输入端。

6.根据权利要求5所述的一种高电源电压抑制比的带隙基准电压源，其特征在于：所述的调节模块(5)由可调单元(RM)和第六PMOS管(M6)组成，可调单元(RM)的一端与第六PMOS管(M6)的漏极连接，并作为调节模块(5)的输出端，第六PMOS管(M6)的栅极作为调节模块(5)的输入端，第六PMOS管(M6)的源极作为调节模块(5)的直流电输入端，可调单元(RM)的另一端接于公共地端。

7.根据权利要求6所述的一种高电源电压抑制比的带隙基准电压源，其特征在于：所述的可调单元(RM)采用可调电阻实现。

8.根据权利要求1或5所述的一种高电源电压抑制比的带隙基准电压源，其特征在于该基准电压源还包括一偏置电路(6)，偏置电路(6)的输入端连接在正负温度系数电流产生电路(2)的第三输出端，偏置电路(6)的电压输出端连接在运放(3)的第三输入端。

9.根据权利要求8所述的一种高电源电压抑制比的带隙基准电压源，其特征在于所述的偏置电路(6)由第七PMOS管(M7)和第十二NMOS管(M12)、第十三NMOS管(M13)组成，第七PMOS管(M7)的源极作为偏置电路(6)的直流电输入端，栅极作为偏置电路(6)的输入端，漏极与第十二NMOS管(M12)的漏极和栅极相连作为偏置电路(6)的电压输出端，第十三NMOS管(M13)的漏极和栅极与第十二NMOS管(M12)的源极相连，第十三NMOS管(M13)的源极接于公共地端。

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