CN101764613A - 低功耗反馈控制结构的时域比较器 - Google Patents

低功耗反馈控制结构的时域比较器 Download PDF

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Abstract

低功耗反馈控制结构的时域比较器属于模数转换器技术领域，其特征在于，由输入电压的反馈控制电路、与非门开关电路和输出电路三者依次串接而成，所述反馈控制电路在时钟信号控制下，根据输入的两个全差分输入信号的相对大小，通过电容充放电的方法，在反馈回来的输出信号调控下，控制输出电压的电平，以达到在模数转换器正常工作条件下，通过数字控制逻辑来降低静态功耗的目的。

Description

低功耗反馈控制结构的时域比较器
技术领域
“低功耗反馈控制结构的时域比较器”(Time Domain Comparator)直接应用的技术领域是逐次逼近模数转换器(Successive ApproximationAnalog-to-Digital Converter)。
背景技术
逐次逼近模数转换器主要应用于传感器网络中，在传感器网络中，各传感器节点由1块电池或者几平方毫米的太阳能电池供电，这就要求每个传感器节点面积小、成本低，而且这些节点能够长时间工作，消耗能量很小，逐次逼近模数转换器正好具有面积小、功耗低、成本低的优势(见文献Michael D.Scott，Bernhard E.Boser and Kristofer S.J.Pister，“An Ultralow-Energy ADC for SmartDust”，IEEE Journal of Solid-State Circuits，vol.38，no.7，pp.1123-1129，July 2003.)。
逐次逼近模数转换器由采样保持电路、数模转换器、比较器和数字控制逻辑四部分组成。目前广泛应用在逐次逼近模数转换器中的比较器为电压比较器，例如文献[Simone Gambini and Jan Rabaey，“Low-Power Successive ApproximationConverter with 0.5V Supply in 90nm CMOS”，IEEE Journal of Solid-State Circuits，vol.42，no.11，pp.2348-2356，November 2007.]以及文献[Naveen Vermas andAnantha P.Chandrakasan，“An Ultra Low Energy 12-bit Rate-Resolution ScalableSAR ADC for Wireless Sensor Nodes”，IEEE Journal of Solid-State Circuits，vol.42，no.6，pp.1196-1205，June 2007.]等。电压比较器一般由前置预放大器再加上一个锁存器(Latch)组成。这种电压比较器的优点是精度高，速度快，缺点是静态功耗大，因为前置预放大器的尾电流源在整个工作过程中一直耗能(见文献[TaegSang Cho，Kyeong-Jae Lee，Jing Kong and Anantha P.Chandrakasan，“A 32-uW1.83-KS/s Carbon Nanotube Chemical Sensor System”，IEEE Journal of Solid-StateCircuits，vol.44，no.2，pp.2348-2356，February 2009.])。比较器的耗能在逐次逼近模数转换器中占有较大比例，所以降低比较器的功耗就可以降低模数转换器的功耗。Andrea Agnes提出一种用于单端逐次逼近模数转换器的时域比较器，该时域比较器把输入电压转换为时间进行比较，所以称为时域比较器，如图3所示。这种比较器的最大优点是没有静态功耗，且结构简单，但是，该电路只适用于单端结构的逐次逼近模数转换器，不适用于全差分结构的逐次逼近模数转换器。而如果要抑制共模噪声和电源噪声，提高电压输入范围，逐次逼近模数转换器普遍采用全差分结构，例如文献[You-Kuang Chang，Chao-Shium Wang andChorng-Kuang Wang，“A 8-bit 500-KS/s Low Power SAR ADC for BioMedicalApplications”，IEEE Asian Solid-State Circuits Conference，，pp.228-231，November2007.]。
发明内容
本发明提出一种既适用于单端逐次逼近模数转换器也适用于全差分逐次逼近模数转换器的时域比较器。
本发明的特征在于，含有：输入电压的反馈控制电路，与非门开关电路和输出电路，其中：
输入电压的反馈控制电路，含有：第一：全差分输入信号(Vinn)的反馈控制子电路和第二全差分输入信号(Vinp)的反馈控制子电路，其中：
第一全差分输入信号(Vinn)的反馈控制子电路，含有两个PMOS管：第一PMOS管(M1)和第二PMOS管(M16)；四个NMOS管：第一NMOS管(M7)、第二NMOS管(M5)，第三NMOS管(M11)以及第四NMOS管(M18)；第一电容(C1)和第二电容(C2)，其中：
第一PMOS管(M1)、第一NMOS管(M7)、第二NMOS管(M5)和第三NMOS管(M11)依次串联，第一PMOS管(M1)的栅极和第一NMOS管(M7)的栅极都输入时钟信号(CLK)，第二NMOS管(M5)的栅极接所述第一全差分输入信号(Vinn)，第三NMOS管(M11)的源极接所述输出电路的第二输出端(Out2)，而栅极接所述与非门开关电路的第一输出端(G)，
第二PMOS管(M16)、第四NMOS管(M18)依次串接，第二PMOS管(M16)的栅极和所述第一PMOS管(M1)、第一NMOS管(M7)这两个MOS管的漏极相连后接第一电容(C1)，而该第一电容(C1)的另一端接地，第四NMOS管(M18)的栅极接所述时钟信号(CLK)的反相信号(CLK)，而源极接地，
第二全差分输入信号(Vinp)的反馈控制子电路，含有：两个PMOS管：第三PMOS管(M2)和第四PMOS管(M17)；四个NMOS管：第五NMOS管(M8)第六NMOS管(M6)、第七NMOS管(M12)和第八NMOS管(M19)还有第二电容(C2)，其中：
第三PMOS管(M2)、第五NMOS管(M8)、第六NMOS管(M6)以及第七NMOS管(M12)依次串接，第三PMOS管(M2)和第五NMOS管(M8)这两个MOS管的栅极相连后接所述时钟信号(CLK)，第六NMOS管(M6)的栅极接第二全差分输入信号(Vinp)，第七NMOS管(M12)的漏极接所述输出电容的第一输出端(Out1)，而栅极接所述与非门开关电路的第二输出端(H)，
第四PMOS管(M17)和第八NMOS管(M19)依次串接，第四PMOS管(M17)的栅极在与第三PMOS管(M2)、第五NMOS(M8)这两个MOS管的栅极相连后又与第二电容(C2)连接，该第二电容(C2)的另一端接地，第八NMOS管(M19)的栅极接的是时钟信号(CLK)的反相信号(CLK)，而源极接地，
所述第一PMOS管(M1)、第二PMOS管(M16)、第三PMOS管(M2)和第四PMOS管(M17)这四个PMOS管的源极都与电源电压(VDD)相连，
第一与非门(X1)第一个输入端(E)同时与所述第二PMOS管(M16)的漏极、第四NMOS管(M18)的栅极相连，而第二个输入端与所述第二与非门(X2)的输出端(H)相连，该输出端(H)构成所述与非开关电路的第二输出端，
第二个与非门(X2)第一个输入端同时(F)同时与所述第四PMOS(M17)的漏极、第八NMOS管(M19)的漏极相连，而第二个输入端与所述第一与非门(X1)的输出端(G)相连，该输出端(G)构成所述与非门开关电路第一输出端，
输出电路，含有：两个PMOS：第五PMOS管(M3)和第六PMOS管(M9)，两个NMOS管：第九NMOS管(M4)和第十NMOS管(M10)，其中：
第五PMOS管(M3)与第九NMOS管(M4)串接，该第五PMOS管(M3)的栅极与第九NMOS管(M4)的栅极相连后按所述与非门开关电路第一输出端(G)，第四PMOS管(M3)的漏极与第九NMOS管(M4)的漏极相连后构成所述时域比较器的第一输出端(Out1)，而该第九NMOS管(M4)的源极接地，
第六PMOS管(M9)与第十NMOS管(M10)串接，该第六PMOS管(M9)的栅极与所述第十NMOS管(M10)的栅极相连后构成所述时域比较器的第二输出端(Out2)，而第十NMOS管(M10)源端接地，
其中，所述与非门开关电路的第一输出端(G)与所述第六PMOS管(M9)的源极相连，所述与非门开关电路的第二输出端与所述第五PMOS管(M3)的源极相连。
本发明的有益效果是，与传统用于全差分结构逐次逼近模数转换器的电压比较器相比较，本发明提出的时域比较器功耗更低，结构更为简单。
附图说明
图1是用于全差分逐次逼近模数转换器的电压比较器
图2是普遍采用的前置预放大器的结构。
图3是Andrea Agnes发明的时域比较器。
图4是Andrea Agnes发明的时域比较器的输出波形。
图5是本发明所述的低功耗反馈控制结构的时域比较器。
具体实施方式
以下结合附图，详细说明本发明的内容：
图1是全差分逐次逼近模数转换器中普遍采用的电压比较器结构(见文献[Brian P.Ginsburg，“Energy-Efficient Analog-to-Digital Conversion forUltra-Wideband Radio”，MlT PHD thesis，PP.38，July 2007.])，VIN和VIP是比较器输入电压，COMP是比较器输出电压，当VIP＞VIN，COMP输出高电平，当VIP＜VIN，COMP输出低电平，Cc为失调取消电容。该电压比较器由两级前置预放大器和锁存器latch(两个背对背的反相器组成)组成。前置预放大器用来获得更高的分辨率(即比较器能够做出正确判断所需要的输入信号的最小值)，并将比较器的输入信号与来自latch的开关噪声(通常称为回程噪声)隔离开(见文献Pedro M.Figueiredo and Joao C.Vital，“Kickback Noise Reduction Techniques forCMOS Latched Comparator”，IEEE Transactions on circuits and Systems-II：Express Briefs，vol.53，no.7，pp.541-545，July 2006.)。前置预放大器的输出虽然大于比较器的输入，但仍然远远小于驱动数字电路需要的电压。Latch利用正反馈再一次放大这个信号。
图2是文献[Brian P.Ginsburg and Anantha P.Chandrakasan，“Highly Interleaved5-bit，250-MSample/s，1.2mW ADC With Redundant Channels in 65-nm CMOS”，IEEE Journal of Solid-State Circuits，vol.43，no.12，pp.2641-2649，December 2008.]采用的前置预放大器结构。文献[Eugenio Culurciello and Andreas G.Andreou，“An8-bit 800-uW 1.23-MS/s，Successive Approximation ADC in SOI CMOS”，IEEETransactions on Circuits and Systems-II：Express Briefs，vol.53，no.9，pp.858-861，September 2006.]也采取类似的预放大器结构。如图2所示，VIN和VIP是比较器输入电压，VOP和VON是前置预放大器输出电压，VB为偏置电压，为前置预放大器的尾电流源提供偏置，EN为使能信号，当EN为高电平时，前置预放大器正常工作，当EN为低电平时，前置预放大器与尾电流源断开，前置预放大器不工作。M1，M2为输入差分对管，M3，M4栅极接地，作为输入差分对的负载，M5为使能管，由使能信号EN控制。M6为前置预放大器的尾电流源。比较器采用前置预放大级的最大缺点就是在模数转换器正常工作的时候，尾电流源一直消耗电流，存在很大的静态功耗。
图3是Andrea Agnes发明的基于单端逐次逼近模数转换器的时域比较器(见文献Andrea Agnes et al.“A 9.4-ENOB 1V 3.8uW 100kS/s SAR ADC withTime-Domain Comparator”，IEEE International Solid-State Circuits Conference，pp.246-24，February 2008)。CLK为时钟信号，Vin为输入电压，VB为模数转换器的基准电压，Out为比较器输出电压。当CLK为低时，M1，M2，M9，M10，M11，M12导通，M5，M7，M6，M8关闭，C1，C2被充电至电源电压Vdd，寄生电容Cp被放电清零。当CLK为高时，M1，M2，M11，M9，M12，M10关断，M5，M7，M6，M8导通，电压Vin，VB被转换成电流流过RD，电容C1和C2的电压VC和VD开始下降，VB为模数转换器的基准电压，为一固定值，所以每个周期VD下降的速度都一样，图3最右边是一个下降沿触发的边沿D触发器，它由Oref的下降沿触发，每个周期都在同一时刻被触发，如果Vin大于VB，则电容C1的放电电流大于电容C2的放电电流，电压VC下降速度快于电压VD下降速度，当VC下降到比Vdd低一个阈值电压|Vthp|时，M3导通，比较器输出端Out输出低电平。反之，如果Vin小于VB，比较器输出端Out输出高电平。
图4为时域比较器输出波形。
图3的时域比较器两个输入端，一端接模拟输入信号Vin，另一端接模数转换器的基准电压VB，该时域比较器正常工作的前提条件是VB必须大于M6管的阈值电压Vth，才能为后端的边沿触发器提供时钟信号以判断Vin与VB的关系，因此，它只适用于单端逐次逼近模数转换器，本发明在图3的基础上做一定的修改，提出一种既适用于单端逐次逼近模数转换器也适用于全差分逐次逼近模数转换器的时域比较器，并且在比较器判断出结构之后，利用反馈信号关断电容的放电回路，进一步减小比较器的功耗。
图5是本发明所述的低功耗反馈控制结构的时域比较器。CLK为时钟信号，Vinn和Vinp为比较器输入电压，Out1和Out2为比较器输出电压。当CLK为低时，M1，M2导通，电容C1，C2通过M1，M2被充电至电源电压Vdd，M7，M8关断，使得电容C1，C2没有放电回路。M18，M19导通，E和F输出低电平，G和H输出高电平，Out1和Out2均输出低电平。当CLK为高时，首先考虑Vinn和Vinp都大于NMOS管的阈值电压Vth的情况，即M5，M6导通，M1，M2，M18，M19关断，M7，M8导通，M11和M12根据G，H和Out1，Out2的高低控制电容C1，C2是否放电：当CLK变为高的初始时刻，G和H为高电平，Out1和Out2为低电平，C1通过M7，M5，M11，M10放电，C2通过M8，M6，M12，M4放电，电容C1，C2的电压VC和VD开始下降，如果Vinn大于Vinp，则电容C1的放电电流大于电容C2的放电电流，电压VC下降速度快于电压VD下降速度，则M16先于M17导通，则E点比F点首先变为高电平。当E变为高电平时，G变为低电平，而H仍为高电平，这使得Out1变为高电平而Out2仍为低电平。值得注意的是随着G变为低电平，与Out2相连的反相器中PMOS的电源消失了，这使得Out2无法变为高电平。由与非门给反相器供电的这种方式使得Out1和Out2无法在同一时间变为高电平。(见文献[R.Jacob Baker，“CMOS电路设计、布局与仿真(第二版，第一卷)”，2007：Page(s)：347])。因为输入信号为差分信号，所以Vinn或者Vinp有可能小于NMOS管的阈值电压Vth，假设0≤Vinn＜＜Vinp，M5关断，M6导通，F点首先变为高电平，E点保持低电平，Out1输出低电平，Out2输出高电平。反之若Vinn＞＞Vinp≥0，E点首先变为高电平，F点保持低电平。
综上所述，当CLK为高时，若Vinn大于Vinp，Out1输出高电平，Out2输出低电平。反之，若Vinn小于Vinp，Out1输出低电平，Out2输出高电平。
仿真结果表明，在电源电压为1.8V的情况下，本发明所述的时域比较器功耗为9uW，Andrea Agnes发明的时域比较器功耗为14.6uW，而传统的电压比较器功耗一般大于50uW，可见本发明所述的反馈控制结构时域比较器功耗更低，结构更为简单。

Claims (1)

1.低功耗反馈控制结构的时域比较器，其特征在于，含有：输入电压的反馈控制电路、与非门开关电路和输出电路，其中：
输入电压的反馈控制电路，含有：第一：全差分输入信号(Vinn)的反馈控制子电路和第二全差分输入信号(Vinp)的反馈控制子电路，其中：
第一全差分输入信号(Vinn)的反馈控制子电路，含有：＊两个PMOS管：第一PMOS管(M1)和第二PMOS管(M16)；四个NMOS管：第一NMOS管(M7)、第二NMOS管(M5)，第三NMOS管(M11)以及第四NMOS管(M18)还有第一电容(C1)，其中：
第一PMOS管(M1)、第一NMOS管(M7)、第二NMOS管(M5)和第三NMOS管(M11)依次串接，第一PMOS管(M1)的栅极和第一NMOS管(M7)的栅极都输入时钟信号(CLK)，第二NMOS管(M5)的栅极接所述第一全差分输入信号(Vinn)，第三NMOS管(M11)的源极接所述输出电路的第二输出端(Out2)，而栅极接所述与非门开关电路的第一输出端(G)，
第二PMOS管(M16)、第四NMOS管(M18)依次串接，第二PMOS管(M16)的栅极和所述第一PMOS管(M1)、第一NMOS管(M7)这两个MOS管的漏极相连后接第一电容(C1)，而该第一电容(C1)的另一端接地，第四NMOS管(M18)的栅极接所述时钟信号(CLK)的反相信号(CLK)，而源极接地，
第二全差分输入信号(Vinp)的反馈控制子电路，含有：两个PMOS管：第三PMOS管(M2)和第四PMOS管(M17)；四个NMOS管：第五NMOS管(M8)第六NMOS管(M6)、第七NMOS管(M12)和第八NMOS管(M19)还有第二电容(C2)，其中：
第三PMOS管(M2)、第五NMOS管(M8)、第六NMOS管(M6)以及第七NMOS管(M12)依次串接，第三PMOS管(M2)和第五NMOS管(M8)这两个MOS管的栅极相连后接所述时钟信号(CLK)，第六NMOS管(M6)的栅极接第二全差分输入信号(Vinp)，第七NMOS管(M12)的漏极接所述输出电路的第一输出端(Out1)，而栅极接所述与非门开关电路的第二输出端(H)，
第四PMOS管(M17)和第八NMOS管(M19)依次串接，第四PMOS管(M17)的栅极在与第三PMOS管(M2)、第五NMOS(M8)这两个MOS管的漏极相连后又与第二电容(C2)连接，该第二电容(C2)的另一端接地，第八NMOS管(M19)的栅极接的是时钟信号(CLK)的反相信号(CLK)，而源极接地，
所述第一PMOS管(M1)、第二PMOS管(M16)、第三PMOS管(M2)和第四PMOS管(M17)这四个PMOS管的源极都与电源电压(VDD)相连，
第一个与非门(X1)，第一个输入端(E)同时与所述第二PMOS管(M16)的漏极、第四NMOS管(M18)的漏极相连，而第二个输入端与所述第二与非门(X2)的输出端(H)相连，该输出端(H)构成所述与非门开关电路的第二输出端，
第二个与非门(X2)，第一个输入端(F)同时与所述第四PMOS(M17)的漏极、第八NMOS管(M19)的漏极相连，而第二个输入端与所述第一与非门(X1)的输出端(G)相连，该输出端(G)构成所述与非门开关电路第一输出端，
输出电路，含有：两个PMOS：第五PMOS管(M3)和第六PMOS管(M9)，两个NMOS管：第九NMOS管(M4)和第十NMOS管(M10)，其中：
第五PMOS管(M3)与第九NMOS管(M4)串接，该第五PMOS管(M3)的栅极与第九NMOS管(M4)的栅极相连后接所述与非门开关电路第一输出端(G)，第四PMOS管(M3)的漏极与第九NMOS管(M4)的漏极相连后构成所述时域比较器的第一输出端(Out1)，而该第九NMOS管(M4)的源极接地，
第六PMOS管(M9)与第十NMOS管(M10)串接，该第六PMOS管(M9)的栅极与所述第十NMOS管(M10)的栅极相连后接所述与非门开关电路的第二输出端(H)，该第六PMOS管(M9)的漏极与第十NMOS管(M10)的漏极相连后构成所述时域比较器的第二输出端(Out2)，而第十NMOS管(M 10)源极接地，
其中，所述与非门开关电路的第一输出端(G)与所述第六PMOS管(M9)的源极相连，所述与非门开关电路的第二输出端(H)与所述第五PMOS管(M3)的源极相连。
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