CN101752268A - 集成电路的制造方法 - Google Patents

集成电路的制造方法 Download PDF

Info

Publication number
CN101752268A
CN101752268A CN200910132812A CN200910132812A CN101752268A CN 101752268 A CN101752268 A CN 101752268A CN 200910132812 A CN200910132812 A CN 200910132812A CN 200910132812 A CN200910132812 A CN 200910132812A CN 101752268 A CN101752268 A CN 101752268A
Authority
CN
China
Prior art keywords
nude film
coordinate
film
engaged
tops
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200910132812A
Other languages
English (en)
Other versions
CN101752268B (zh
Inventor
邱文智
吴文进
余振华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN101752268A publication Critical patent/CN101752268A/zh
Application granted granted Critical
Publication of CN101752268B publication Critical patent/CN101752268B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Wire Bonding (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)

Abstract

一种集成电路的制造方法，包括：提供一包括多个底裸片的底芯片；将一第一顶裸片对准于该底芯片内的一第一底裸片；在该第一顶裸片对准于该第一底裸片后，记录该第一顶裸片的一第一目标位置；将该第一顶裸片接合至该第一底裸片上；利用该第一目标位置计算一第二顶裸片的第二目标位置；移动该第二顶裸片至该第二目标位置；以及将该第二顶裸片接合至一第二底裸片上，且未进行额外的对准动作。本发明可大幅提升产能，同时不会降低对准的准确性。

Description

集成电路的制造方法
技术领域
本发明涉及一种集成电路制造工艺，尤其涉及一种将半导体裸片接合至芯片的方法。
背景技术
半导体裸片的尺寸随着半导体技术的发展越趋微缩，而同时需要将更多的原件整合至半导体裸片内。因此，半导体裸片需要将越来越多的I/O接合垫装至更小的面积内，且I/O接合垫的密度快速提升，使得半导体裸片的封装变得越来越困难而不利于生产。
封装技术可分为两种类型。一种是一般被称做晶片级封装(wafer levelpackage，WLP)，其中位于一芯片上的裸片于被切割(saw)之前封装。WLP技术具有例如产能(throughput)较高及成本较低的优点，此外，所需要的填胶(Under-fill)及/或封胶(molding)材料较少。然而，WLP技术仍有缺点。如先前所述，裸片的尺寸越来越小，且公知WLP只能是扇入式(fan-in type)封装技术，其中每个裸片的I/O接合垫直接限制于其对应裸片的表面上的区域。由于裸片的面积有限，因此I/O接合垫的数目受限于I/O接合垫的间距(pitch)的限度。举例而言，当缩小I/O接合垫的间距时，会产生焊锡桥(solder bridge)。再者，在需要固定的球尺寸(fixed-ball-size)的前提下，焊球(solder ball)必定具有必然的尺寸，其转而限制了焊球在裸片表面上能被封装的数目。
另一种封装的类型于裸片封装至其他芯片前先将裸片自芯片切割，且只有封装已知良好裸片(known-good-die)。此封装技术的优势形成扇出芯片(fan-out chip)封装的可能性，意思是位于裸片上的I/O接合垫可配置于较裸片本身更大面积的区域，因而增加I/O接合垫可封装于裸片表面上的数目。
将裸片接合至芯片的方法包括介电材料连接介电材料接合法(dielectric-to-dielectric bonding)(也称做融合接合(fusion bonding))、铜材料连接铜材料接合法(copper-to-copper bonding)、接着层接合(adhesive bonding)法及焊锡接合(solder bonding)法。图1显示焊锡接合法工艺，其中顶裸片100借由焊球106接合至底裸片200(其可位于底芯片中)上，且其中焊球106设置于接合垫104及204之间。接着进行回焊(reflow)步骤以熔化焊球106。于焊球106的尺寸够大的例子中，由于熔化的焊球106可助于接合垫104对准于其各自的接合垫204，因此为自对准的(self-aligned)接合过程，如图2所示。
在进行铜材料连接铜材料(copper-to-copper)的直接接合的例子中，或是焊球106的尺寸不够大的例子中，不会有自对准的效应发生。请参考图3，顶裸片100借由接合垫104与接合垫204的彼此直接接触以接合至底裸片200上。顶裸片100也可借由非常薄的焊料膜(solder film)(未显示)接合至底裸片200上。若接合垫104失准(misaligned)于接合垫204时，并无法以后续的回焊(reflow)步骤矫正失准。因此，每个顶裸片必须精确的对准于底裸片。此必须在对每个顶裸片进行接合步骤时附伴进行对准步骤，而使得产能大幅降低。因此有需要一种接合方法以改善产能而不会降低对准的准确性。
发明内容
为克服现有技术的缺陷，本发明提供一种集成电路的制造方法，包括：提供一包括多个底裸片的底芯片；将一第一顶裸片对准于该底芯片内的一第一底裸片；在该第一顶裸片对准于该第一底裸片后，记录该第一顶裸片的一第一目标位置；将该第一顶裸片接合至该第一底裸片上；利用该第一目标位置计算一第二顶裸片的第二目标位置；移动该第二顶裸片至该第二目标位置；以及将该第二顶裸片接合至一第二底裸片上，且未进行额外的对准动作。
本发明也提供一种集成电路的制造方法，包括：提供一包括多个底裸片的底芯片；将该些顶裸片放置于一裸片托盘的裸片支架内；将该裸片托盘放置邻近于该底芯片，其中该裸片托盘的一X-轴平行于该底芯片的一X-轴；取起一第一顶芯片，并对准于该底芯片内的一第一底裸片；记录该第一顶裸片的坐标；将该第一顶裸片接合至该第一底裸片上；根据该些坐标计算一第二顶裸片所要移至的位置，其中该第二顶裸片的位置对应一位于该底芯片内的第二底裸片；以及将该第二顶裸片接合至该第二底裸片，且未进行将该第二顶裸片对准于该第二底裸片的步骤。
本发明还提供一种集成电路的制造方法，包括：将一包括第一顶裸片及第二顶裸片的顶裸片放置于一裸片托盘的裸片支架内；将该裸片托盘放置邻近于一底芯片，其中该裸片托盘的一X-轴平行于该底芯片的一X-轴；计算一位于该底芯片内的第二底裸片其相对于一位于该底芯片内的第一底裸片的一相对x-坐标及相对y-坐标；取起该第一顶裸片，并对准于位于该底芯片内的第一底裸片；于该第一顶裸片对准于该第一底裸片后，记录该第一顶裸片的一第一x-坐标及第一y-坐标；将该第一顶裸片接合至该第一底裸片上；相加该第一x-坐标及相对x-坐标以计算一第二x-坐标，并相加该第一y-坐标及相对y-坐标以计算一第二y-坐标；自该裸片托盘移动该第二顶裸片至一对应于该第二x-坐标及第二y-坐标的第二位置；以及将该第二顶裸片接合至该第二底裸片上。
本发明可大幅提升产能，同时不会降低对准的准确性。
附图说明
图1及图2显示公知的焊锡接合法工艺。
图3显示公知的铜材料连接铜材料的直接接合工艺。
图4A至图13显示根据本发明实施例的接合工艺的剖面图及平面图。
图14显示根据本发明实施例的剖面图。
并且，上述附图中的附图标记说明如下：
20～底芯片；22～底裸片；22_1～底裸片；22_2～底裸片；22_3底裸片；224～底裸片；23～接合垫；30～裸片托盘；32～裸片支架；33～凹口；40～顶芯片；42～顶裸片；42_1～顶裸片；42_2～顶裸片；42_3～顶裸片；42_4～顶裸片；43～切割道；44～接合垫；50～玻璃片或带子；52～压合头；54～控制单元；56～封胶材料；60～介电层；62～介电层；66～深孔；100～顶裸片；104～接合垫；106～焊球；200～底裸片；204～接合垫；D～深度；T～深度；W1～顶宽度；W2～底宽度；α～顶斜角度；β～斜角度。
具体实施方式
有关各实施例的制造和使用方式如以下所详述。然而，值得注意的是，本发明所提供的各种可应用的发明概念依具体内文的各种变化据以实施，且在此所讨论的具体实施例仅是用来显示具体使用和制造本发明的方法，而不用以限制本发明的范围。
本发明提供接合裸片于芯片上的方法。以下通过各种图示及例式说明本发明优选实施例的制造过程。此外，在本发明各种不同的各种实施例和图示中，相同的符号代表相同或类似的元件。于下述实施例中，以倒装芯片(面对面(face-to-face))接合法将顶裸片接合至底芯片。然而，本发明也可使用其他接合方法，例如背对背接合、面对背接合或类似的方法。再者，除了金属材料连接金属材料(metal-to-metal bonding)的方式之外，本发明也可使用其他的接合方法，例如介电材料连接介电材料、焊锡接合(solder bonding)、接着层接合(adhesive bonding)及类似的方法。
图4A及图4B分别显示裸片所要接合至其上的底芯片20的平面图及剖面图。底芯片20包括多个底裸片22。底芯片20包括多个底裸片22，其可排列成例如由多个行列所构成的阵列。每个底裸片22具有相对于任何其他裸片的位置。在以下讨论中，虽然以顶角(top corner)裸片22_1作为参考点以定义其他裸片的位置，然而任何其他裸片22也可作为参考点。其它裸片的相对位置也可以例如坐标的方式定义。因此，举例而言，顶裸片22_1(相对于自己本身)可定义为具有(0，0)的相对位置，其他裸片，裸片22_2的相对位置可为(x1，0)，裸片22_3的相对位置可为(0，y1)，裸片22_4的相对位置可为(x1，y1)，及类似的定义方法。额外的裸片可利用x2、y2及类似的标示表示。虽然图4A及图4B所显示的裸片22的角位置以各自裸片22的位置予以定义，然而裸片22的位置也可以其他例如标记(marking)、连接垫(pad)及类似元件的位置予以定义。然而，所有的裸片22的位置必须以相同的准则予以定义。举例而言，当左上角裸片22_1的位置定义为左上角裸片22_1时，其余裸片22的位置须以其各自的左上角定义。
图4B为图4A的底芯片20沿着线4B-4B的剖面图。
图5A及图5B分别显示定制的裸片托盘(die tray)30的平面图及剖面图。裸片托盘30用以支撑(hold)将接合至底裸片22的顶裸片。于一实施例中，裸片托盘30包括多个裸片支架(die holder)32，其包括用以抓住顶裸片(未显示)的凹口33。因此，当顶角裸片支架32_1(相对于自己本身)被定义为具有(0，0)的相对位置时，其他裸片支架32以类似的定义方式，例如裸片支架32_2的相对位置为(x1’，0)，裸片支架32_3的相对位置为(0，y1’)，裸片支架32_4的相对位置为(x1’，y1’)。裸片支架32的侧边必须精准的彼此相互平行或垂直。于优选实施例中，裸片支架32的相对位置尽可能的与裸片22(图4A)的相对位置相称。因此，x1相等于x1’，且y1相等于y1’。于其他实施例中，裸片22的相对位置并非与裸片支架32的相对位置相称。裸片托盘30可(并非必要)具有仿效(mimic)底裸片22的形状的圆形，且每个裸片支架32对应于相同行(same row)及数目(same number)的底裸片22。或者，晶粒裸片托盘30为矩形(其可为正方形)。图5B为图5A的裸片托盘30沿着线5B-5B的剖面图。于一实施例中，裸片支架32具有斜侧边，且其底宽度W2小于顶宽度W1。换句话说，裸片支架32的顶斜角度α小于90度。顶斜角度α优选介于约45度至约90度。顶斜角度α的详细内容会于之后的段落中作说明。于本发明的一实施例中，顶斜角度α约为54.7度。而依据顶裸片(未显示)的形状，也可使用其他更大或更小的斜角度。
图6为顶芯片40的剖面图。顶芯片40包括多个顶裸片42。请参考图7，蚀刻顶芯片40。于一实施例中，对顶芯片40的具有接合垫44(未显示于图7中，请参考图10B)于其上的前表面(front surface)进行蚀刻步骤。顶芯片40沿着切割道(scribe line)43进行蚀刻。蚀刻步骤优选为非等相性蚀刻，或皆具有非等相性及等相性因素的蚀刻。于一实施例中，先进行非等相性蚀刻步骤，接着调整蚀刻程序(recipe)以加入构成等相性蚀刻的要素，以于形成裸片42中形成斜边，且裸片42具有斜角度β。可调整蚀刻程序以形成不同的斜角度β。然而，斜角度β与图5B中所示的斜角度α优选是彼此相同的。达到上述目的方法，举例而言，可以进行实验性的蚀刻步骤所得到的蚀刻程序找出各别的斜角度β。当斜角度β是可预期时，接着所形成的裸片支架32的斜角度α是等于可预期的斜角度β。
接着，请参考图8，将玻璃片或带子(glass wafer or tape)50贴至顶裸片42的前表面，磨薄芯片40的背表面直到顶裸片42彼此分开。所形成的裸片42的深度T实质上优选为等于裸片支架32(请参考图5B)的深度D，然而，深度T也可与深度D不同。
请参考图9，对顶裸片42分类，并将已知良好裸片(known-good-die)42置放在裸片托盘30中。由于裸片42以相同的方位排列，因此可直接取起且接合而不需先转动。由于裸片支架32的底部窄于顶部，因此裸片42可轻易的自对准以相称于裸片支架32。
图10A显示一第一裸片42的接合，第一裸片42优选为用作参考点的角裸片，以定义其他裸片42的相对位置(请参考图4A)。首先，将裸片托盘30及底芯片20置放在彼此邻近的位置，其中裸片托盘30的X-轴平行于底芯片20的X-轴，裸片托盘30的Y-轴平行于底芯片20的Y-轴。压合头(bondhead)52(请参考图10B)自裸片托盘30取起第一顶裸片42，并将第一顶裸片42接合至底裸片22上。举例而言，当第一顶裸片42是顶裸片42_1时，第一底裸片22优选为(虽然是非必要的)底裸片22_1。压合头52移起顶裸片42，并将其对准于各自的底裸片22，使顶裸片42_1内的接合垫44(请参考图10B)精准的对准于底裸片22_1内的接合垫23而进行了精确的接合步骤。压合头52的移动由控制单元54控制，其记录了顶裸片22_1在对准之后的目标位置(destination position)(A，B)。
接着，请参考图11，压合头52一个接着一个自裸片支架32取起剩余的顶裸片42，并将每个顶裸片42接合至对应位置的底裸片22上。举例而言，顶裸片42_2接合至的底裸片22_2上，顶裸片42_3接合至的底裸片22_3上，顶裸片42_4接合至的底裸片22_4上，以此类推。因此，当接合顶裸片42_2时，压合头52不需进行将顶裸片42_2对准于底裸片22_2的步骤。取而代之的是，控制单元54(请参考图10B)计算了顶裸片42_4的目标位置。压合头52仅需取起顶裸片42_2，移动顶裸片42_2至目标位置(A+x1，B)，并移动顶裸片42_2至其下方的底裸片。由于裸片托盘30的X-轴及Y-轴分别平行于底芯片20的X-轴及Y-轴，在接合顶裸片42_2时，即使没进行耗时的对准步骤，裸片42_2仍可自动且精准的对准于其对应的底裸片22_2。特别是，由于裸片托盘30的X-轴平行于底芯片20的X-轴，顶裸片42_2不需沿着垂直轴(vertical axis)旋转。接着，取起顶裸片42_3，移动顶裸片42_3至目标位置(A，B+y1)，并将顶裸片42_3接合至底裸片22_3，而未进行任何的对准步骤。接着，取起顶裸片42_4，移动顶裸片42_4至目标位置(A+x1，B+y1)，并将顶裸片42_4接合至底裸片22_4，而未进行任何的对准步骤。其余的顶裸片42以实质上相同于上所述的方法接合至对应位置的底裸片22。
于其他实施例中，控制单元54在顶裸片42_1精确的对准于底裸片22_1后，计算(ΔX，ΔY)并记录顶裸片42_1及底裸片22_1之间的相对位置。接着，控制单元54判断裸片42_2(当其在裸片托盘30内时)及裸片22_2的位置，并计算移动顶裸片42_2的距离。移动距离包括x-方向距离及y-方向距离。如图10A所示的顶裸片42_2，距离为(ΔX+x1-x1’，ΔY+y1-y1’)。接着，压合头52自裸片托盘30取起顶裸片42_2，移动顶裸片42_2一离裸片托盘30(ΔX+x1-x1’，ΔY+y1-y1’)的距离，并将其接合至底裸片22_2，而未进行任何的对准步骤。可预期的是，即使没进行任何的对准步骤，顶裸片42_2仍可精确的对准于裸片22_2。当x1等于x1’且y1等于y1’时，此接合方式会特别简单。其余的顶裸片42以实质上相同于上所述接合顶裸片42_2的方法接合至对应位置的底裸片22上。
请参考图12，在所有的顶裸片42接合至底芯片20上后，以封胶材料(molding compound)56填充顶裸片42之间的间隙。封胶材料56可包括聚合物(polymer)。于封胶材料56固化后，可以研磨的方式将过剩的封胶材料56移除，或留下未移除的部分，使得顶裸片42的背表面露出，且得到图13所示的结构。接着可进行后续的步骤，包括，但不限于，堆叠更多的裸片至图13所示的结构上，于顶裸片42或底裸片22中形成直通硅通孔(through-siliconvia)，及类似的步骤。
于上述实施例中，使用的金属材料连接金属材料(metal-to-metal bonding)或(利用小焊锡的)焊锡接合(solder bonding)的直接接合方式。然而，应了解的是，本发明的实施例也可使用任何其他的接合方式，例如介电材料连接介电材料或接着层接合(adhesive bonding)法。请参考图14，顶裸片42内的介电层60连接至底裸片22内的介电层62上。接着填充顶裸片42之间的间隙。然后，形成自顶裸片42的上表面延伸至底裸片22内的深孔(deep via)66，以使顶裸片42内的元件与底裸片22内的元件电性连接。知晓本发明实施例的公知技艺人士应能了解其他接合工艺的详细步骤，例如面对背接合(face-to-back bonding)、背对背接合(back-to-back bonding)及类似的方法。
借由使裸片托盘30的裸片支架32其x-轴及y-轴彼此互相平行，每个底芯片只需对裸片中的其中一个(第一顶裸片)作精确的对准动作；剩余顶裸片根据其相对于第一顶裸片的位置即可快速的接合其他的裸片，因而大幅提升产能。
虽然本发明已以优选实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (14)

1.一种集成电路的制造方法，包括：
提供一包括多个底裸片的底芯片；
将一第一顶裸片对准于该底芯片内的一第一底裸片；
在该第一顶裸片对准于该第一底裸片后，记录该第一顶裸片的一第一目标位置；
将该第一顶裸片接合至该第一底裸片上；
利用该第一目标位置计算一第二顶裸片的第二目标位置；
移动该第二顶裸片至该第二目标位置；以及
将该第二顶裸片接合至一第二底裸片上，且未进行额外的对准动作。
2.如权利要求1所述的集成电路的制造方法，还包括：
提供一包括多个裸片支架的裸片托盘；以及
将一包括该第一顶裸片及第二顶裸片的多个顶裸片放置于该裸片托盘内，其中是自该裸片托盘取起该第一顶裸片及第二顶裸片以接合至该第一底裸片及第二底裸片上。
3.如权利要求2所述的集成电路的制造方法，其中所述多个裸片支架具有斜侧边，所述斜侧边具有一第一斜角度，且其中所述多个顶裸片包括多个具有一第二斜角度的斜边，该第二斜角度大体等于该第一斜角度。
4.如权利要求3所述的集成电路的制造方法，还包括：
提供一顶芯片；
沿着多个切割道蚀刻该顶芯片的一顶表面；以及
研磨该顶芯片的一背表面以将顶芯片分开成所述多个顶裸片。
5.如权利要求2所述的集成电路的制造方法，还包括：
以该第一目标位置作基准，计算所述多个顶裸片中的剩余裸片的目标位置；以及
移动所述多个顶裸片中的剩余裸片至该底芯片上的多个所述目标位置并进行接合步骤，且未进行额外的对准动作。
6.如权利要求1所述的集成电路的制造方法，其中于移动该第二顶裸片及接合该第二顶裸片的期间，该第二顶裸片未沿着一垂直轴旋转。
7.一种集成电路的制造方法，包括：
提供一包括多个底裸片的底芯片；
将多个顶裸片放置于一裸片托盘的裸片支架内；
将该裸片托盘放置邻近于该底芯片，其中该裸片托盘的一X-轴平行于该底芯片的一X-轴；
取起一第一顶裸片，并对准于该底芯片内的一第一底裸片；
记录该第一顶裸片的坐标；
将该第一顶裸片接合至该第一底裸片上；
根据所述坐标计算一第二顶裸片所要移至的位置，其中该第二顶裸片的位置对应一位于该底芯片内的第二底裸片；以及
将该第二顶裸片接合至该第二底裸片，且未进行将该第二顶裸片对准于该第二底裸片的步骤。
8.如权利要求7所述的集成电路的制造方法，其中放置多个所述顶裸片的步骤包括：
提供一顶芯片；
沿着多个所述顶芯片的切割道蚀刻该顶芯片的一顶表面；以及
研磨该顶芯片的一背表面以将顶芯片分开成多个所述顶裸片。
9.如权利要求8所述的集成电路的制造方法，其中多个所述裸片支架具有多个斜侧边，所述多个斜侧边具有一第一斜角度，且其中多个所述顶裸片包括多个具有一第二斜角度的斜边，该第二斜角度大体等于该第一斜角度。
10.如权利要求7所述的半导体的制造方法，还包括：
将多个所述顶裸片中的剩余裸片接合至该底芯片上；
以一填充材料填充多个位于多个所述顶裸片之间的间隙；以及
研磨该填充材料以露出多个所述顶裸片，其中自将该第一顶裸片接合至该第一底裸片上的步骤，至该研磨该填充材料的步骤，并未进行将该第二顶裸片对准于该第二底裸片的步骤。
11.一种集成电路的制造方法，包括：
将一包括第一顶裸片及第二顶裸片的顶裸片放置于一裸片托盘的裸片支架内；
将该裸片托盘放置邻近于一底芯片，其中该裸片托盘的一X-轴平行于该底芯片的一X-轴；
计算一位于该底芯片内的第二底裸片其相对于一位于该底芯片内的第一底裸片的一相对x-坐标及相对y-坐标；
取起该第一顶裸片，并对准于位于该底芯片内的第一底裸片；
于该第一顶裸片对准于该第一底裸片后，记录该第一顶裸片的一第一x-坐标及第一y-坐标；
将该第一顶裸片接合至该第一底裸片上；
相加该第一x-坐标及相对x-坐标以计算一第二x-坐标，并相加该第一y-坐标及相对y-坐标以计算一第二y-坐标；
自该裸片托盘移动该第二顶裸片至一对应于该第二x-坐标及第二y-坐标的第二位置；以及
将该第二顶裸片接合至该第二底裸片上。
12.如权利要求11所述的集成电路的制造方法，还包括将多个所述顶裸片中的剩余裸片接合至该底芯片上，其中每个所述顶裸片中的剩余裸片接合至一自该第一x-坐标及第一y-坐标移动一相对位置的位置，且未进行对准动作。
13.如权利要求11所述的集成电路的制造方法，其中于移动该第二顶裸片的步骤期间，该第二顶裸片未沿着一垂直轴旋转。
14.如权利要求11所述的集成电路的制造方法，其中放置该顶裸片的步骤包括：
提供一顶芯片；
沿着多个切割道蚀刻该顶芯片；以及
自该顶芯片的背侧研磨以分离多个所述顶裸片，其中多个所述顶裸片具有相称于该裸片支架的斜边的斜边，其中于自该接合该第一顶裸片的步骤至该研磨该顶芯片的步骤间，未进行将该第二顶裸片对准于该第二底裸片的步骤。
CN2009101328120A 2008-12-05 2009-04-20 集成电路的制造方法 Expired - Fee Related CN101752268B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/329,304 2008-12-05
US12/329,304 US7897481B2 (en) 2008-12-05 2008-12-05 High throughput die-to-wafer bonding using pre-alignment

Publications (2)

Publication Number Publication Date
CN101752268A true CN101752268A (zh) 2010-06-23
CN101752268B CN101752268B (zh) 2011-08-03

Family

ID=42231530

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009101328120A Expired - Fee Related CN101752268B (zh) 2008-12-05 2009-04-20 集成电路的制造方法

Country Status (3)

Country Link
US (1) US7897481B2 (zh)
CN (1) CN101752268B (zh)
TW (1) TWI382480B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113506781A (zh) * 2021-06-08 2021-10-15 日月光半导体制造股份有限公司 半导体结构及其制造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8697542B2 (en) 2012-04-12 2014-04-15 The Research Foundation Of State University Of New York Method for thin die-to-wafer bonding
EP2665096B1 (en) 2012-05-15 2020-04-22 ams AG A method of wafer-scale integration of semiconductor devices and semiconductor device
US9658281B2 (en) * 2013-10-25 2017-05-23 Taiwan Semiconductor Manufacturing Company Limited Alignment testing for tiered semiconductor structure
US9893058B2 (en) 2015-09-17 2018-02-13 Semiconductor Components Industries, Llc Method of manufacturing a semiconductor device having reduced on-state resistance and structure
US11195810B2 (en) 2019-08-23 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding structure and method of forming same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0961752A (ja) * 1995-08-22 1997-03-07 Sumitomo Electric Ind Ltd 光軸調芯方法、光軸調芯装置、光学素子の検査方法、光学素子の検査装置、光学モジュ−ルの製造方法及び光学モジュ−ルの製造装置
US5942805A (en) * 1996-12-20 1999-08-24 Intel Corporation Fiducial for aligning an integrated circuit die
US6228743B1 (en) * 1998-05-04 2001-05-08 Motorola, Inc. Alignment method for semiconductor device
US6475877B1 (en) * 1999-12-22 2002-11-05 General Electric Company Method for aligning die to interconnect metal on flex substrate
US6344401B1 (en) * 2000-03-09 2002-02-05 Atmel Corporation Method of forming a stacked-die integrated circuit chip package on a water level
CN1227729C (zh) * 2002-02-05 2005-11-16 台湾积体电路制造股份有限公司 集成电路芯片的制造方法
US6798074B2 (en) * 2002-03-04 2004-09-28 Motorola, Inc. Method of attaching a die to a substrate
US6946322B2 (en) * 2002-07-25 2005-09-20 Hrl Laboratories, Llc Large area printing method for integrating device and circuit components
US6756796B2 (en) * 2002-08-09 2004-06-29 Texas Instruments Incorporated Method of search and identify reference die
CN100337089C (zh) * 2002-09-20 2007-09-12 Asml荷兰有限公司 器件检验
SG124270A1 (en) * 2002-12-16 2006-08-30 Asml Netherlands Bv Lithographic apparatus with alignment subsystem, device manufacturing method using alignment, and alignment structure
CN2593365Y (zh) * 2002-12-31 2003-12-17 威盛电子股份有限公司 高密度多芯片模块
TWI242848B (en) * 2003-03-26 2005-11-01 Advanced Semiconductor Eng Chip scale package and method for marking the same
EP1477861A1 (en) * 2003-05-16 2004-11-17 ASML Netherlands B.V. A method of calibrating a lithographic apparatus, an alignment method, a computer program, a lithographic apparatus and a device manufacturing method
CN100533728C (zh) * 2004-02-02 2009-08-26 金士顿科技公司 集成的多芯片芯片级封装
JP4518992B2 (ja) * 2005-03-31 2010-08-04 Ｏｋｉセミコンダクタ株式会社 半導体チップパッケージ及びその製造方法
US7727800B2 (en) * 2005-12-12 2010-06-01 Asm Assembly Automation Ltd. High precision die bonding apparatus

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113506781A (zh) * 2021-06-08 2021-10-15 日月光半导体制造股份有限公司 半导体结构及其制造方法

Also Published As

Publication number Publication date
CN101752268B (zh) 2011-08-03
US7897481B2 (en) 2011-03-01
US20100144068A1 (en) 2010-06-10
TWI382480B (zh) 2013-01-11
TW201023280A (en) 2010-06-16

Similar Documents

Publication Publication Date Title
US10431556B2 (en) Semiconductor device including semiconductor chips mounted over both surfaces of substrate
CN101752268B (zh) 集成电路的制造方法
US9048221B2 (en) Device having electrodes formed from bumps with different diameters
CN107301978B (zh) 具有多个共面中介元件的半导体封装
CN102142402B (zh) 维持焊接定位的覆晶封装构造
US8796864B2 (en) Flip chip bonded semiconductor device with shelf
CN104064479A (zh) 制造半导体装置的方法和半导体装置
JP2007281393A (ja) 電子部品及びこれを用いた半導体装置並びに半導体装置の製造方法
TWI236747B (en) Manufacturing process and structure for a flip-chip package
CN101752269B (zh) 集成电路结构及其形成方法
US8546191B2 (en) Disposing underfill in an integrated circuit structure
TWI377629B (en) Package method for flip chip
TW201946201A (zh) 黏晶裝置及半導體裝置的製造方法
CN103811363A (zh) 半导体封装件的制法
CN111584395B (zh) 利于芯片底封胶爬胶高度均匀的处理方法和处理***
CN102543968B (zh) 三维立体堆叠芯片封装结构
CN101211792A (zh) 半导体封装件及其制法与堆叠结构
TWI793933B (zh) 半導體封裝方法、半導體元件以及包含其的電子設備
CN112331582B (zh) 芯片贴装装置以及半导体器件的制造方法
CN104103604A (zh) 封装结构及其制作方法
KR102336342B1 (ko) 반도체 소자를 본딩하기 위한 시스템과 방법
TWI828013B (zh) 半導體封裝方法、半導體元件以及包含其的電子設備
US20220173005A1 (en) Semiconductor Packaging Method, Semiconductor Assembly and Electronic Device Comprising Semiconductor Assembly
CN104347571A (zh) 功率控制器件及其制备方法
TW201501221A (zh) 覆晶黏晶用晶片保持工具以及覆晶黏晶方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110803