CN101656533A - 数据信号取得电路、显示板驱动电路以及图像显示装置 - Google Patents
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Abstract
本发明涉及一种数据信号取得电路、显示板驱动电路以及图像显示装置。数据信号取得电路设有下列比较器：第一比较器，该第一比较器被输入时钟信号CKP和时钟信号CKP的反相信号CKN，输出与时钟信号CKP同相的第二时钟信号和与时钟信号CKP反相的第二反相信号；第二比较器，第二时钟信号被输入到所述第二比较器的非反转输入端，第二反相信号被输入到所述第二比较器的反转输入端；以及第三比较器，第二时钟信号被输入到所述第三比较器的反转输入端，第二反相信号被输入到所述第三比较器的非反转输入端，在所述数据信号取得电路，将第二比较器和第三比较器的输出信号CL1和CL2作为锁存电路L1和L2的时钟信号来使用，从而被输入到锁存电路L1及L2的时钟信号CL1及CL2的上升或者上升的延迟时间成为同等程度，并且实现低电力消耗。
Description
技术领域
本发明涉及用于高速传送信号且高速进行数据信号取得的数据信号取得电路、搭载该电路的显示板驱动电路以及图像显示装置，尤其涉及对驱动液晶面板的驱动器有用的技术。
背景技术
如图7所示，在以往的数据信号取得电路100，低电压差分时钟信号的CKP及CKN被连接在比较器CMP1的非反转输入端和反转输入端，低电压差分数据信号的DAP及DAN被连接在比较器CMP2的非反转输入端和反转输入端，其包括：在从比较器CMP1输出的时钟信号CL1的上升时，取得从比较器CMP2输出的数据信号DL1的锁存电路L1；以及在从逆变电路INV1输出的时钟信号CL2的上升时，取得数据信号DL1的锁存电路L2，所述逆变电路INV1生成从比较器CMP1输出的时钟信号CL1的反相信号。
根据图7的结构，可以与低电压差分时钟信号的CKP和CKN的上升同步来取得数据信号DL1。
如图9所示，在以往的数据信号取得电路200，低电压差分时钟信号的CKP及CKN被连接在比较器CMP1的非反转输入端和反转输入端，低电压差分时钟信号的CKP及CKN被连接在比较器CMP2的反转输入端和非反转输入端，低电压差分数据信号的DAP及DAN被连接在比较器CMP3的非反转输入端和反转输入端，其包括：在从比较器CMP1输出的时钟信号CL1的上升时，取得从比较器CMP3输出的数据信号DL1的锁存电路L1；以及在从比较器CMP2输出的时钟信号CL2的上升时，取得数据信号DL1的锁存电路L2。
另外，作为有关本申请发明的以往技术文献信息，公知的文献有例如专利文献1。
专利文献1：日本专利第3833064号公报
在以往的数据信号取得电路100的结构中，根据频率、电源电压、过程、温度等条件，用于使低电压差分信号放大的比较器CMP1和比较器CMP2的特性会有变动，在时钟信号CL1和数据信号DL1的占空比偏差较大的情况下，锁存电路L1和锁存电路L2有可能不能取得数据信号DL1，尤其在数据信号取得电路高速工作等情况下有可能导致错误的工作。
下面，利用图8的时序图来说明图7示出的以往的数据信号取得电路100中的各信号的工作。
首先，时钟信号CL1的上升和下降，比输入到比较器CMP1的CKP的上升和下降滞后延迟时间T1和延迟时间T2而被输出。此时，根据频率、电源电压、过程、温度等条件，比较器CMP1的特性会有变动，从而延迟时间T1和延迟时间T2不相等，时钟信号CL1的高区间和低区间的占空比有偏差。而且，时钟信号CL2的上升和下降，比输入到逆变电路INV1的时钟信号CL1的下降和上升滞后延迟时间T3和延迟时间T4而被输出。
采用上述电路结构的情况下，输入到锁存电路L1的时钟信号CL1的上升的总计延迟时间为TS1＝T1，输入到锁存电路L2的时钟信号CL2的上升的总计延迟时间为TS2＝T2+T3，可以预想总计延迟时间TS1和总计延迟时间TS2有很大的不同。
如上所述，在以往的数据信号取得电路100，在数据信号取得电路100的内部电路中利用比较器CMP1的输出信号的上升和下降的时刻，来进行数据信号取得等的情况下，会发生不能正确取得数据信号的状况，而且随着数据信号取得电路100的工作速度加快，会变得尤其显著。
而且，在以往的数据信号取得电路200的结构中，根据频率、电源电压、过程、温度等条件，用于使低电压差分信号放大的比较器CMP1、比较器CMP2、比较器CMP3的特性会有变动，这与数据信号取得电路100的情况相同，不过，从比较器CMP1和比较器CMP2输出的时钟信号CL1和时钟信号CL2的上升的延迟时间大体上相同，所以相对于数据信号取得电路100的情况，与低电压差分时钟信号的CKP和CKN的上升同步来取得数据信号DL1变得容易。
下面，用图10的时序图来说明图9示出的以往的数据信号取得电路200中的各信号的工作。
首先，时钟信号CL1的上升和下降，比输入到比较器CMP1的CKP的上升和下降滞后延迟时间T1和延迟时间T2而被输出，时钟信号CL2的上升和下降，比输入到比较器CMP2的CKN的上升和下降滞后延迟时间T3和延迟时间T4而被输出。此时，比较器CMP1和比较器CMP2是相同的电路结构的情况下，可以认为延迟时间T1和延迟时间T3、延迟时间T2和延迟时间T4是大体上同等程度的延迟时间。进而根据频率、电源电压、过程、温度等条件，比较器CMP1和比较器CMP2是相同的电路结构的情况下，可以认为高区间和低区间的占空比同样有偏差。
采用上述电路结构的情况下，输入到锁存电路L1的时钟信号CL1的上升的总计延迟时间为TS1＝T1，输入到锁存电路L2的时钟信号CL2的上升的总计延迟时间为TS2＝T3，可以认为总计延迟时间TS1和总计延迟时间TS2大体上成为同等程度。
其次，在图11示出从比较器CMP1到CMP3的晶体管结构图。
图11示出比较器被多级连接的结构。
图11所述的以往的比较器，例如包括：比较器C1、比较器CS、逆变电路I1。比较器C1包括：恒流源晶体管MP1；MP1的漏极被连接的差分信号被输入的晶体管MP2及MP3；MP2及MP3的漏极被连接的晶体管MN1及MN2。比较器CS包括：MP2及MP3的漏极被连接的MN3及MN4；MN3的漏极被连接在栅极和漏极的MP4；MN3的漏极被连接在栅极的MP5，并将MP5和MN4的漏极输出到逆变电路I1。逆变电路I1包括比较器CS的输出信号被连接在栅极的MP6及MN5，具有输出MP6和MN5的漏极，并对比较器CS的输出信号进行整形的功能。
将图11示出的比较器，适用于以往的数据信号取得电路200的比较器CMP1至CMP3时，比较器CMP1和比较器CMP2，因为比较器被多级连接，所以消耗电流的增加令人担忧。进而，如图12所示，代替图11示出的比较器C1，使比较器C1为两级连接的结构作为比较器C2时，随着比较器的级数增加，消耗电流会进一步增加。并且，连接在低电压差分时钟信号的CKP和CKN的负载是比较器CMP1及比较器CMP2，连接在低电压差分数据信号的DAP和DAN的负载只有比较器CMP3。因此，低电压差分数据信号的DAP和DAN，对低电压差分时钟信号的CKP和CKN大体上成为一半，所以出现下列问题，时钟信号和数据信号，不能进行同样的阻抗匹配等问题。
发明内容
本发明鉴于所述的问题而提出，其目的在于提供一种数据信号取得电路，即使在数据信号取得电路高速工作的情况下，也能够正确取得低电压差分的输入信号，且电力消耗低。
本发明的第一形态涉及的数据信号取得电路，包括：第一比较器，该第一比较器被输入时钟信号和所述时钟信号的反相信号，输出与所述时钟信号同相的第二时钟信号和与所述时钟信号反相的第二反相信号；第二比较器，所述第二时钟信号被输入到所述第二比较器的非反转输入端，所述第二反相信号被输入到所述第二比较器的反转输入端；第三比较器，所述第二时钟信号被输入到所述第三比较器的反转输入端，所述第二反相信号被输入到所述第三比较器的非反转输入端；第四比较器，该第四比较器被输入数据信号和与所述数据信号反相的数据反相信号，输出与所述数据信号同相的第二数据信号和与所述数据信号反相的第二数据反相信号；第五比较器，所述第二数据信号被输入到所述第五比较器的非反转输入端，所述第二数据反相信号被输入到所述第五比较器的反转输入端；第一锁存电路，以从所述第二比较器输出的信号，取得从所述第五比较器输出的信号；以及第二锁存电路，以从所述第三比较器输出的信号，取得从所述第五比较器输出的信号。
采用这样的结构，即使第一或者第四比较器的输出的高区间和低区间的占空比有偏差，在第一锁存电路和第二锁存电路的时钟的偏差也成为同等程度，能够稳定地进行第一和第二锁存电路的数据信号取得，并且相对于以往的结构，第一比较器的数量成为一半，所以也能实现低电力消耗，进而因为元件数减少，从而能够控制随机偏移等元件之间的特性偏差，能够进行信赖性更高的第一和第二锁存电路的数据信号取得。
而且，在本发明的第一形态涉及的数据信号取得电路，最好是所述第一比较器以及所述第四比较器是全差动电路。
采用这样的结构，时钟信号和同相的第二时钟信号和反相的第二反相信号成为大体上对称的信号，可以使延迟一致，所以能够稳定地进行第一和第二锁存电路的数据信号取得。
而且，在本发明的第一形态涉及的数据信号取得电路，最好是所述第二比较器和所述第三比较器是同样的电路结构。
采用这样的结构，可以使连接在第一比较器的输出信号的负载可以大体上相同，时钟信号和同相的第二时钟信号和反相的第二反相信号成为大体上完全对称的信号，可以使延迟一致，所以能够稳定地进行第一和第二锁存电路的数据信号取得。
而且，在本发明的第一形态涉及的数据信号取得电路，最好是如下，所述第一锁存电路及所述第二锁存电路是同样的电路结构，在从所述第二比较器输出的信号的上升时取得从所述第五比较器输出的信号的情况下，也在从所述第三比较器输出的信号的上升时取得从所述第五比较器输出的信号；在从所述第二比较器输出的信号的下降时取得从所述第五比较器输出的信号的情况下，也在从所述第三比较器输出的信号的下降时取得从所述第五比较器输出的信号。
采用这样的结构，第一和第二锁存电路，可以将从第五比较器输出的信号以大体上同样的特性来取得。
而且，在本发明的第一形态的数据信号取得电路，最好是所述时钟信号、所述时钟信号的反相信号、所述数据信号、以及与所述数据信号反相的数据反相信号，比所述数据信号取得电路的电源电位和接地电位之间的电位差小。
据此，时钟信号和时钟信号的反相信号以及数据信号和数据信号的反相的数据反相信号成为低电压差分信号，与在数据信号取得电路的电源电位和接地电位之间振动的情况相比，能够实现低EMI(电磁干扰)和低电力消耗。
而且，在本发明的第一形态涉及的数据信号取得电路，最好是所述第一比较器和所述第四比较器是同样的电路结构。
采用这样的结构，可以使时钟信号和时钟信号的反相信号以及数据信号和数据信号的反相的数据反相信号附着的负载，全部成为同等程度，从而信号的阻抗匹配变得容易。
而且，在本发明的第二形态涉及的数据信号取得电路，最好是所述第一锁存电路包括：取得从所述第五比较器输出的信号的第三锁存电路及第四锁存电路，所述第二锁存电路包括：取得从所述第五比较器输出的信号的第五锁存电路及第六锁存电路，所述数据信号取得电路还包括：第一触发电路，对从所述第二比较器输出的信号进行分频；以及第二触发电路，对从所述第三比较器输出的信号进行分频，所述第三锁存电路，在从所述第一触发电路输出的第三时钟信号的上升时，取得从所述第五比较器输出的信号，所述第四锁存电路，在所述第三时钟信号的下降时，取得从所述第五比较器输出的信号，所述第五锁存电路，在从所述第二触发电路输出的第四时钟信号的上升时，取得从所述第五比较器输出的信号，所述第六锁存电路，在所述第四时钟信号的下降时，取得从所述第五比较器输出的信号。
采用这样的结构，相对于从第一和第二锁存电路输出的信号的工作周期，从第三至第六锁存电路输出的信号的工作周期为一半，所以想在从锁存电路输出的信号的工作周期的中心的时刻，取得来自锁存电路的输出信号的情况下，所谓建立(setup)，保持(hold)的时序余量(timing margin)结果上成为二倍，所以可以提高时钟信号和时钟信号的反相信号以及数据信号和与数据信号反相的数据反相信号的工作频率，从而可以高速工作。
而且，本发明的第三形态涉及的数据信号取得电路，也可以包括：第六比较器，该第六比较器被输入从所述第一比较器输出的所述第二时钟信号和所述第二反相信号，输出与所述第二时钟信号同相的第五时钟信号和与所述第二时钟信号反相的第五反相信号；第二比较器，所述第五时钟信号被输入到所述第二比较器的非反转输入端，所述第五反相信号被输入到所述第二比较器的反转输入端；以及第三比较器，所述第五时钟信号被输入到所述第三比较器的反转输入端，所述第五反相信号被输入到所述第三比较器的非反转输入端。
据此，将比较器多级连接，从而可以高速工作，并且将被多级连接的最后级的比较器的输出输入到所述第二和第三比较器，从而可以实现低电力消耗。
而且，为了使与时钟信号的延迟时间一致，最好是在第四和第五比较器之间的比较器也进行多级连接，或者在第五比较器的输出上加入延迟调整电路。
而且，在本发明的第一和第二和第三形态涉及的数据信号取得电路，最好是所述时钟信号及所述时钟信号的反相信号，经由信号质量调整电路被输入到所述第一比较器，所述数据信号及与所述数据信号反相的数据反相信号，经由信号质量调整电路被输入到所述第四比较器。
信号质量调整电路以整形阻抗匹配等信号波形为目的，通过整形信号波形，可以进行信赖性高的信号传送、数据信号取得电路的高速工作，且也可以控制无用的辐射。
而且，本发明的一形态涉及的显示板驱动电路，包括：权利要求1所述的数据信号取得电路，该数据信号取得电路被输入显示数据信号和时钟信号，并取得显示数据；移位寄存器，生成锁存信号，该锁存信号用于依次取得从所述数据信号取得电路输出的显示数据；以及数模转换电路，将从所述数据信号取得电路输出的数字信号转换为模拟信号。
采用这样的结构，如上述说明，成为可以实现高速且低电力消耗，高信赖性传送的显示板驱动电路。
而且，在本发明的一形态涉及的显示板驱动电路，供应到所述第一至第五比较器的电源电位，可以与供应到所述第一至第五比较器以外的电源电位不同。
采用这样的结构，针对由于近几年低电压化引起的比较器的工作范围减少，以及由于元件的电流能力下降引起的高速工作特性恶化的问题，通过只提高供应比较器的电源电位，从而实现特性改善，并且通过降低向其他不需要高速工作的电路供应的电压，从而也可以实现低电力化。进而，在不需要使其高速工作的情况下，为了减少无用的消耗电流，可以降低比较器的电源电位。
而且，在本发明一形态涉及的显示板驱动电路，供应到所述第一至第五比较器和所述第一及第二锁存电路的电源电位，可以与供应到所述第一至第五比较器和所述第一及第二锁存电路以外的电源电位不同。
通常使用象半导体这样的元件的电路，越是低电压，电流能力就越下降，取得数据的能力变弱，所以高速工作特性会恶化。通过提高供应锁存电路的电源电位，可以改善特性，并且可以高速工作。
而且，在本发明的一形态涉及的显示板驱动电路，供应到所述第一至第五比较器、所述第一及第二触发电路、以及所述第一及第二锁存电路的电源电位，可以与供应到所述第一至第五比较器、所述第一及第二触发电路、以及所述第一及第二锁存电路以外的电源电位不同。
该效果无需说明，与上述说明具有同样的效果。
而且，在本发明的一形态涉及的图像显示装置，包括：显示板，由多个图像显示元件形成；权利要求9所述的显示板驱动电路，用于驱动所述显示板；以及控制电路，用于控制所述显示板驱动电路。
采用这样的结构，可以进行高速工作，所以可以实现高清晰化、大画面化，不会给看图像的人带来图像闪烁等不快感，可以实现稳定的图像显示装置。
而且，在本发明的一形态涉及的图像显示装置，最好是所述显示板是液晶面板。
近几年对液晶面板的高清晰、大画面、低电力消耗的要求多，为了满足这些要求，就需要数据信号取得电路高速化，因此，通过将本发明的显示板驱动电路编入到图像显示装置，就可以满足这些要求。
而且，在本发明的一形态涉及的图像显示装置，所述显示板、多个所述显示板驱动电路、以及所述控制电路，可以在同一衬底上形成为一体。
采用这样的结构，可以减少用在图像显示装置的部件个数，可以降低成本，并且使用的部件个数减少，可以实现信赖性高的图像显示装置。
根据本发明的数据信号取得电路、显示板驱动电路及图像显示装置，将低电压的差分信号作为时钟来输入进行工作的数据信号取得电路中，即使被输入差分信号的比较器的输出的高区间和低区间的占空比出现偏差，也可以使被输入到锁存电路的时钟的占空比的偏差成为同等程度，从而能够稳定地进行数据信号取得，并且能够削减电力消耗。
在2008年8月18日提出了申请号为2008-209651的日本申请，将该申请的说明书、附图及权利要求书所公开的全部作为参考，引入到本申请中。
附图说明
图1是本发明的第一实施方式的数据信号取得电路的电路结构图。
图2是本发明的第一实施方式的数据信号取得电路的时序图。
图3是本发明的第二实施方式的数据信号取得电路的电路结构图。
图4是本发明的第二实施方式的数据信号取得电路的时序图。
图5是本发明的一形态涉及的显示板驱动电路的电路结构图。
图6是本发明的一形态涉及的图像显示装置的电路结构图。
图7是以往的数据信号取得电路的电路结构图。
图8是以往的数据信号取得电路的时序图。
图9是以往的数据信号取得电路的电路结构图。
图10是以往的数据信号取得电路的时序图。
图11是比较器的电路结构图。
图12是比较器的电路结构图。
具体实施方式
下面，利用附图来说明实施本发明的最佳实施方式。
(第一实施方式)
图1是本发明的第一实施方式的数据信号取得电路10的电路结构图。
图1记载的本发明的数据信号取得电路10，设有比较器CMP1，该比较器CMP1被输入时钟信号CKP和时钟信号CKP的反相信号CKN，输出与时钟信号CKP同相的时钟信号CLP1和反相的时钟信号CLN1。而且，在数据信号取得电路10设有比较器CMP2和比较器CMP3，在所述比较器CMP2，时钟信号CLP1被输入到非反转输入端，时钟信号CLN1被输入到反转输入端；在所述比较器CMP3，时钟信号CLP1被输入到反转输入端，时钟信号CLN1被输入到非反转输入端。而且，在数据信号取得电路10设有比较器CMP4，在所述比较器CMP4，被输入数据信号DAP和数据信号DAP的数据反相信号DAN，输出数据信号DAP和同相的数据信号DLP1和反相的数据反相信号DLN1。而且，在数据信号取得电路10设有比较器CMP5，在所述比较器CMP5，数据信号DLP1被输入到非反转输入端，数据反相信号DLN1被输入到反转输入端。而且，数据信号取得电路10设有锁存电路L1和锁存电路L2，所述锁存电路L1，以从比较器CMP2所输出的信号CL1，来取得从比较器CMP5所输出的信号DL1，所述锁存电路L2，以从比较器CMP3所输出的信号CL2，来取得从比较器CMP5所输出的信号DL1。
在此，对输入到比较器CMP1和比较器CMP4上的信号进行说明。时钟信号CKP和反相信号CKN、数据信号DAP和数据反相信号DAN，作为对标准电压具有一定的振幅的差分信号而被输入。作为优选的实施方式，标准电压为0.3v～-1.0v，差分信号的振幅为±35mv～±600mv。另一方面，在数据信号取得电路10内使用的电源电位是2.0v～3.6v，对电源电位的差分信号的振幅小，所以被称为低电压信号。使用这样的低电压差分信号的好处可举出，例如在信号传送中电力消耗的削减，低EMI等。
下面，以图1示出的结构为基础说明其工作。
从比较器CMP2输出的信号CL1和从比较器CMP3输出的信号CL2，作为取得从比较器CMP5输出的信号DL1的锁存电路L1和L2的时钟信号被输入。锁存电路L1及L2的结构，使得分别在时钟信号CL1及CL2的上升或者下降时，取得从比较器CMP5输出的信号DL1。
在此，用图2的时序图来说明图1的数据信号取得电路10的各信号的工作。
比较器CMP1的输出信号CLP1的上升及下降，分别比比较器CMP1的输入信号CKP的上升及下降滞后延迟时间T1及延迟时间T2而被输出。而且，比较器CMP1的输出信号CLN1的上升及下降，分别比比较器CMP1的输入信号CKN的上升及下降滞后延迟时间T3及延迟时间T4而被输出。而且，比较器CMP2的输出信号CL1的上升及下降，分别比比较器CMP2的输入信号CLP1的上升及下降滞后延迟时间T5及延迟时间T6而被输出。而且，比较器CMP3的输出信号CL2的上升及下降，分别比比较器CMP3的输入信号CLN1的上升及下降滞后延迟时间T7及延迟时间T8而被输出。
在比较器CMP1的电路结构是全差动电路的情况下，可以认为延迟时间T1和延迟时间T3，延迟时间T2和延迟时间T4是大体上同等程度的延迟时间。进而，在比较器CMP2和比较器CMP3是同样的电路结构的情况下，可以认为延迟时间T5和延迟时间T7，延迟时间T6延迟时间T8也是大体上同等程度的延迟时间。据此，输入到锁存电路L1的时钟信号CL1的上升的总计延迟时间为TS1＝T1+T5，输入到锁存电路L2的时钟信号CL2的上升的总计延迟时间为TS2＝T3+T7，可以认为其结果TS1和TS2是大体上同等程度的延迟时间。而且，关于输入到锁存电路L1和锁存电路L2的下降的总计延迟时间，也同样可以认为是同等程度的延迟时间。
进而，在锁存电路L1和L2是同样的电路结构的情况下，锁存电路本身用于取得数据所必要的准备时间和保持时间也变得相同，所以可以进行信赖性更高的数据信号取得。据此，以往的数据信号取得电路100的课题被解决。
而且，设比较器CMP1和比较器CMP4的结构是在图11记载的比较器C1，设比较器CMP2、比较器CMP3及比较器CMP5的结构是在图11记载的组合比较器CS和逆变电路I1的比较器COUT时，相对于以往的数据信号取得电路200的结构，在图11所记载的比较器C1中的一个可不需要，所以能够抑制电力消耗的增加。
进而，将比较器CMP1和比较器CMP4的结构，如图12记载的比较器C2一样将比较器设成多级连接的结构时，相对于以往的数据信号取得电路200的结构，可以更加抑制电力消耗的增加。
另外，输入到比较器CMP1和比较器CMP4的差分信号最好是经由信号质量调整电路被输入，进而，比较器CMP1和比较器CMP4是同样的电路结构的情况下，比较器CMP1和比较器CMP4可以在同样的信号质量调整电路对波形进行整形。
而且，信号质量调整电路以整形阻抗匹配等信号波形为目的。因而，通过整形信号波形，相对于以往的数据信号取得电路200的情况，容易得到阻抗匹配，所以可以进行信赖性高的信号传送、以及可以进行数据信号取得电路的高速工作，并且可以抑制无用的辐射。
(第二实施方式)
图3是本发明的第二实施方式的数据信号取得电路20的电路结构图。
图3记载的本发明的数据信号取得电路20中，被输入了时钟信号CKP和时钟信号CKP的反相信号CKN。而且，数据信号取得电路20设有比较器CMP1，该比较器CMP1输出时钟信号CKP、同相的时钟信号CLP1、以及反相的时钟信号CLN1。而且，数据信号取得电路20设有比较器CMP2和比较器CMP3，在所述比较器CMP2，时钟信号CLP1输入到非反转输入端，时钟信号CLN1输入到反转输入端；在所述比较器CMP3，时钟信号CLP1输入到反转输入端，时钟信号CLN1输入到非反转输入端。而且，从触发电路F1输出CLB1，该触发电路F1对从比较器CMP2输出的信号CL1进行分频，从触发电路F2输出CLB2，该触发电路F2对从比较器CMP3输出的信号CL2进行分频。而且，设有比较器CMP4，该比较器CMP4被输入数据信号DAP和数据信号DAP的数据反相信号DAN，输出数据信号DAP、同相的数据信号DLP1、以及反相的数据反相信号DLN1。而且，数据信号取得电路20设有比较器CMP5，在该比较器CMP5，数据信号DLP1输入到非反转输入端，数据反相信号DLN1输入到反转输入端。而且，设有锁存电路L1及锁存电路L2，在从触发电路F1所输出的信号CLB1的上升及下降时，分别取得从比较器CMP5所输出的信号DL1。而且，数据信号取得电路20设有锁存电路L3及锁存电路L4，从触发电路F2所输出的信号CLB2的上升及下降时，分别取得从比较器CMP5所输出的信号DL1。
在此，用图4的时序图来说明图3的数据信号取得电路20的各信号的工作。
比较器CMP1的输出信号CLP1的上升及下降，分别比比较器CMP1的输入信号CKP的上升及下降滞后延迟时间T1及延迟时间T2而被输出。而且，比较器CMP1的输出信号CLN1的上升及下降，分别比比较器CMP1的输入信号CKN的上升及下降滞后延迟时间T3及延迟时间T4而被输出。而且，比较器CMP2的输出信号CL1的上升及下降，分别比比较器CMP2的输入信号CLP1的上升及下降滞后延迟时间T5及延迟时间T6而被输出。而且，比较器CMP3的输出信号CL2的上升及下降，分别比比较器CMP3的输入信号CLN1的上升及下降滞后延迟时间T7及延迟时间T8而被输出。进而，触发电路F1的输出信号CLB1的上升及下降，分别比比较器CMP2的输出信号CL1的上升滞后延迟时间T9及延迟时间T10而被输出。而且，触发电路F2的输出信号CLB2的上升及下降，分别比比较器CMP3的输出信号CL2的上升滞后延迟时间T11及延迟时间T12而被输出。
在比较器CMP1的电路结构是全差动电路的情况下，可以认为延迟时间T1和延迟时间T3、延迟时间T2和延迟时间T4是大体上同等程度的延迟时间。进而，在比较器CMP2和比较器CMP3是同样的电路结构的情况下，也可以认为延迟时间T5和延迟时间T7、延迟时间T6和延迟时间T8是大体上同等程度的延迟时间。而且，在触发电路F1和触发电路F2是同样的电路结构的情况下，也可以认为延迟时间T9和延迟时间T11、延迟时间T10和延迟时间T12也是大体上同等程度的延迟时间。据此，输入到锁存电路L1的时钟信号CLB1的上升的总计延迟时间TS1为，TS1＝T1+T5+T9，输入到锁存电路L3的时钟信号CLB2的上升的总计延迟时间TS2为，TS2＝T3+T7+T11，在结果上可以认为TS1和TS2是大体上同等程度的延迟时间。进而，进行晶体管的大小调整，以使触发电路F1和F2的上升及下降的延迟时间一致的情况下，可以认为从延迟时间T9到延迟时间T12是同等程度的延迟时间。据此，输入到锁存电路L2的时钟信号CLB1的下降的总计延迟时间与TS1是同等程度的延迟时间，输入到锁存电路L4的时钟信号CLB2的下降的总计延迟时间与TS2是同等程度的延迟时间。
采用这样的结构，与从数据信号取得电路10的锁存电路所输出的信号的工作周期相比，数据信号取得电路20的锁存电路输出的信号的工作周期成为一半。因此，想在从锁存电路输出的信号的工作周期的中心的时刻，进行取得的情况下，所谓建立、保持的时序余量在结果上成为二倍，所以可以提高时钟信号和时钟信号的反相信号以及数据信号和数据信号的反相的数据反相信号的工作频率，从而可以高速工作。
另外，在上述说明中是这样的结构，在数据信号取得电路20，对比较器CMP2的输出信号CL1和比较器CMP3的输出信号CL2进行2分频，并输入到锁存电路，不过，也可以进行比2分频多的分频。
进而，锁存电路的时钟输入线上设有触发电路，来自比较器CMP5的输出信号DL1与延迟时间不一致，所以最好是在来自比较器CMP5的输出信号DL1中加入延迟调整电路。
其次，用图5来说明关于共同结构的显示板驱动电路30的结构例。
图5是示出本发明的一形态涉及的显示板驱动电路30的结构的方框图。显示板驱动电路30包括：数据信号取得电路30D、移位寄存器30S、数据锁存电路30DL、数模转换电路30DA、以及输出缓冲电路30B，所述数据信号取得电路30D包括：接收低电压差分的显示数据信号和时钟信号的数据比较器群和时钟比较器群、根据来自时钟比较器群的输出信号来生成内部时钟信号的内部时钟生成电路、以及用于对从数据比较器群所输出的显示数据信号进行锁存的锁存电路；所述移位寄存器30S，根据从数据信号取得电路30D所输出的内部时钟信号，依次生成SL1～SLn的锁存信号；所述数据锁存电路30DL，根据从移位寄存器30S所输出的锁存信号，对从数据信号取得电路30D所输出的显示数据信号进行取得；所述数模转换电路30DA，从数据锁存电路30DL所输出的数字的显示数据信号转换成模拟信号；所述输出缓冲电路30B，用于将从数模转换电路30DA所输出的信号输出到显示板上。
数据信号取得电路30D包含由图1及图3记载的本发明涉及的数据信号取得电路的结构，可以实现高速且信赖性高的数据传送和数据信号取得，以及低电力消耗。
另外，通常供应图5的显示板驱动电路30具有的数据信号取得电路30D、移位寄存器30S以及数据锁存电路30DL的数字电源电压相等，不过，也可以将供应数据信号取得电路30D内的比较器群的数字电源电压，不同于其他的数字电源电压。
电源电压变低时，成为低电力消耗，不过，例如比较器的电路，输入电压范围变得小、且晶体管的电流能力下降，所以不适合高速工作。因此，只提高向需要高速工作的比较器供应的电源电压，从而可以一边避免大幅度的电力增加，一边高速进行数据信号取得。
而且，不需要高速工作的情况下，为了消除无用的消耗电流，也可以降低比较器的电源电压。
另外，上述说明中是只对比较器供应不同的数字电源电压，不过，也可以考虑，对有必要高速工作的其他逻辑电路也可以供应该不同的数字电源电压。
其次，用图6来说明关于共同结构的图像显示装置40的结构例。
图6是一形态涉及的方框图，该方框图示出包含多个图5记载的显示板驱动电路30的图像显示装置40的结构。图6所记载的图像显示装置40包括：由多个图像显示元件(没有图示)所组成的液晶显示板P1；用于供应阶调电压的多个显示板驱动电路(通常被称为源极驱动器)T1，T2，…，Tn；用于输出扫描液晶显示板P1的横向的信号的多个显示板驱动电路R1，R2，…，Rm(通常被称为栅极驱动器)；以及用于输出控制多个显示板驱动电路T1，T2，…，Tn以及多个显示板驱动电路R1，R2…Rm的信号的控制电路C1(其中，n、m是2以上的正整数)。
在此，显示板驱动电路T1，T2，…，Tn是图5记载的显示板驱动电路30。
近几年对液晶面板的高清晰、大画面的要求高，为了满足这些要求，就需要数据信号取得电路高速化，如果采用如图6的结构，就可以满足这些要求。
而且，在如图6记载的图像显示装置40一样被构成的情况下，液晶显示板P1、多个显示板驱动电路T1，T2，…，Tn、多个显示板驱动电路R1，R2，…，Rm、以及控制电路C1是区别开来的结构，不过，也可以是这样的结构，使这些全部成为一体或者可以归结的块成为一体，来作为图像显示装置40。
采用这样的结构，可以减少编入多个显示板驱动电路T1，T2，…，Tn和多个显示板驱动电路R1，R2，…，Rm和控制电路C1的空间和材料费用，可以减少成本。由于使用的部件个数减少，可以实现信赖性高的图像显示装置。
进而，上述说明中，用液晶显示板的结构来说明了包含本发明涉及的显示板驱动电路的图像显示装置，不过，本发明涉及的显示板驱动电路，除了液晶显示板以外，还可以适用于等离子显示板(PDP)，有机EL面板，无机EL面板等所有显示板。
以上，根据实施方式说明了本发明的数据信号取得电路、显示板驱动电路及图像显示装置，不过，本发明不被上述的实施方式所限定。只要不脱离本发明的宗旨，将本领域技术人员所想到的各种变行例适用在本实施方式的方式，以及任意组合不同实施方式中的构成要素的方式，也都包括在本发明的范围内。
根据本发明的数据信号取得电路，即使被输入差分信号的比较器的输出中的高区间和低区间的占空比有偏差，也可以稳定地进行锁存电路的数据信号取得，尤其对下列显示板驱动电路特别有用，即用于以高速且低电力消耗来驱动液晶显示装置等图像显示装置的显示板驱动电路。
Claims (15)
1、一种数据信号取得电路，包括：
第一比较器，该第一比较器被输入时钟信号和所述时钟信号的反相信号，输出与所述时钟信号同相的第二时钟信号和与所述时钟信号反相的第二反相信号；
第二比较器，所述第二时钟信号被输入到所述第二比较器的非反转输入端，所述第二反相信号被输入到所述第二比较器的反转输入端；
第三比较器，所述第二时钟信号被输入到所述第三比较器的反转输入端，所述第二反相信号被输入到所述第三比较器的非反转输入端；
第四比较器，该第四比较器被输入数据信号和与所述数据信号反相的数据反相信号，输出与所述数据信号同相的第二数据信号和与所述数据信号反相的第二数据反相信号；
第五比较器，所述第二数据信号被输入到所述第五比较器的非反转输入端，所述第二数据反相信号被输入到所述第五比较器的反转输入端；
第一锁存电路，以从所述第二比较器输出的信号，取得从所述第五比较器输出的信号；以及
第二锁存电路，以从所述第三比较器输出的信号，取得从所述第五比较器输出的信号。
2、如权利要求1所述的数据信号取得电路，
所述第一比较器以及所述第四比较器是全差动电路。
3、如权利要求1所述的数据信号取得电路，
所述第二比较器和所述第三比较器是同样的电路结构。
4、如权利要求1所述的数据信号取得电路，
所述第一锁存电路及所述第二锁存电路是同样的电路结构，在从所述第二比较器输出的信号的上升时取得从所述第五比较器输出的信号的情况下，也在从所述第三比较器输出的信号的上升时取得从所述第五比较器输出的信号；在从所述第二比较器输出的信号的下降时取得从所述第五比较器输出的信号的情况下，也在从所述第三比较器输出的信号的下降时取得从所述第五比较器输出的信号。
5、如权利要求1所述的数据信号取得电路，
所述时钟信号、所述时钟信号的反相信号、所述数据信号、以及与所述数据信号反相的数据反相信号，比所述数据信号取得电路的电源电位和接地电位之间的电位差小。
6、如权利要求1所述的数据信号取得电路，
所述第一比较器和所述第四比较器是同样的电路结构。
7、如权利要求1所述的数据信号取得电路，
所述第一锁存电路包括：取得从所述第五比较器输出的信号的第三锁存电路及第四锁存电路，
所述第二锁存电路包括：取得从所述第五比较器输出的信号的第五锁存电路及第六锁存电路，
所述数据信号取得电路还包括：
第一触发电路，对从所述第二比较器输出的信号进行分频；以及
第二触发电路，对从所述第三比较器输出的信号进行分频，
所述第三锁存电路，在从所述第一触发电路输出的第三时钟信号的上升时，取得从所述第五比较器输出的信号，
所述第四锁存电路，在所述第三时钟信号的下降时，取得从所述第五比较器输出的信号，
所述第五锁存电路，在从所述第二触发电路输出的第四时钟信号的上升时，取得从所述第五比较器输出的信号，
所述第六锁存电路，在所述第四时钟信号的下降时，取得从所述第五比较器输出的信号。
8、如权利要求1所述的数据信号取得电路，
所述时钟信号及所述时钟信号的反相信号，经由信号质量调整电路被输入到所述第一比较器，
所述数据信号及与所述数据信号反相的数据反相信号，经由信号质量调整电路被输入到所述第四比较器。
9、一种显示板驱动电路，包括：
权利要求1所述的数据信号取得电路，该数据信号取得电路被输入显示数据信号和时钟信号，并取得显示数据；
移位寄存器，生成锁存信号，该锁存信号用于依次取得从所述数据信号取得电路输出的显示数据；以及
数模转换电路，将从所述数据信号取得电路输出的数字信号转换为模拟信号。
10、如权利要求9所述的显示板驱动电路，
供应到所述第一至第五比较器的电源电位，与供应到所述第一至第五比较器以外的电源电位不同。
11、如权利要求9所述的显示板驱动电路，
供应到所述第一至第五比较器和所述第一及第二锁存电路的电源电位，与供应到所述第一至第五比较器和所述第一及第二锁存电路以外的电源电位不同。
12、如权利要求9所述的显示板驱动电路，
供应到所述第一至第五比较器、所述第一及第二触发电路、以及所述第一及第二锁存电路的电源电位，与供应到所述第一至第五比较器、所述第一及第二触发电路、以及所述第一及第二锁存电路以外的电源电位不同。
13、一种图像显示装置，包括：
显示板，由多个图像显示元件形成；
权利要求9所述的显示板驱动电路，用于驱动所述显示板；以及
控制电路，用于控制所述显示板驱动电路。
14、如权利要求13所述的图像显示装置，
所述显示板是液晶面板。
15、如权利要求13所述的图像显示装置，
所述显示板、多个所述显示板驱动电路、以及所述控制电路，在同一衬底上形成为一体。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103516636A (zh) * | 2012-06-21 | 2014-01-15 | 上海华虹Nec电子有限公司 | 一种低压差分信号传输接收器 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101377798B1 (ko) * | 2007-07-19 | 2014-03-24 | 파나소닉 주식회사 | 화상 표시 장치 |
| JP4835538B2 (ja) * | 2007-08-10 | 2011-12-14 | パナソニック電工株式会社 | 画像表示装置 |
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| US8829941B2 (en) * | 2011-12-10 | 2014-09-09 | Advanced Micro Devices, Inc. | Low-power high-gain multistage comparator circuit |
| JP6385190B2 (ja) * | 2014-08-04 | 2018-09-05 | キヤノン株式会社 | 光電変換装置の駆動方法、光電変換装置、および撮像システム |
| JP7059651B2 (ja) * | 2018-01-25 | 2022-04-26 | 株式会社デンソー | 通信装置 |
| JP7156161B2 (ja) * | 2019-04-24 | 2022-10-19 | 株式会社デンソー | 通信装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1479913A (zh) * | 2000-12-07 | 2004-03-03 | ������������ʽ���� | 半导体集成电路、液晶驱动器件以及液晶显示*** |
| US20040207434A1 (en) * | 2003-04-17 | 2004-10-21 | Nec Electronics Corporation | Driver including voltage-follower-type operational amplifier with high driving power and display apparatus using the same |
| CN1645918A (zh) * | 2003-12-05 | 2005-07-27 | 索尼株式会社 | 半导体装置及其控制方法、信号处理方法和电子设备 |
| CN1750071A (zh) * | 2004-09-13 | 2006-03-22 | 松下电器产业株式会社 | 显示元件驱动装置及图像显示装置 |
| JP3833064B2 (ja) * | 2000-12-07 | 2006-10-11 | 株式会社ルネサステクノロジ | 半導体集積回路および液晶駆動装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5091701A (en) | 1990-10-15 | 1992-02-25 | Analog Devices, Inc. | High efficiency cross-coupled folded cascode circuit |
| US6037891A (en) * | 1998-02-23 | 2000-03-14 | Motorola, Inc. | Low power serial analog-to-digital converter |
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| JP2009109953A (ja) * | 2007-11-01 | 2009-05-21 | Rohm Co Ltd | ソースドライバ、データ線の駆動方法、およびそれらを用いた液晶ディスプレイ装置 |
-
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1479913A (zh) * | 2000-12-07 | 2004-03-03 | ������������ʽ���� | 半导体集成电路、液晶驱动器件以及液晶显示*** |
| JP3833064B2 (ja) * | 2000-12-07 | 2006-10-11 | 株式会社ルネサステクノロジ | 半導体集積回路および液晶駆動装置 |
| US20040207434A1 (en) * | 2003-04-17 | 2004-10-21 | Nec Electronics Corporation | Driver including voltage-follower-type operational amplifier with high driving power and display apparatus using the same |
| CN1645918A (zh) * | 2003-12-05 | 2005-07-27 | 索尼株式会社 | 半导体装置及其控制方法、信号处理方法和电子设备 |
| CN1750071A (zh) * | 2004-09-13 | 2006-03-22 | 松下电器产业株式会社 | 显示元件驱动装置及图像显示装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103516636A (zh) * | 2012-06-21 | 2014-01-15 | 上海华虹Nec电子有限公司 | 一种低压差分信号传输接收器 |
| CN103516636B (zh) * | 2012-06-21 | 2016-08-10 | 上海华虹宏力半导体制造有限公司 | 一种低压差分信号传输接收器 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101656533B (zh) | 2013-10-02 |
| US20100039426A1 (en) | 2010-02-18 |
| US8432348B2 (en) | 2013-04-30 |
| JP2010044308A (ja) | 2010-02-25 |
| JP5089528B2 (ja) | 2012-12-05 |
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| US10121403B2 (en) | Gate turn on voltage compensating circuit, display panel, driving method and display apparatus | |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20200601 Address after: Kyoto Japan Patentee after: Panasonic semiconductor solutions Co.,Ltd. Address before: Osaka Japan Patentee before: Panasonic Corp. |
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| TR01 | Transfer of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20131002 Termination date: 20200812 |
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| CF01 | Termination of patent right due to non-payment of annual fee |