CN101645832B - 一种基于fpga的虚拟机网络数据包处理方法 - Google Patents

一种基于fpga的虚拟机网络数据包处理方法 Download PDF

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Abstract

本发明涉及一种基于FPGA硬件的虚拟机网络数据包处理方法，使用FPGA硬件对数据包进行卸载过滤，将数据包从网卡的PHY传送给MAC和网络滤波引擎，MAC和网络滤波引擎对数据包进行过滤和分派，将同虚拟机编号的数据包存放到相应内存队列中，协议处理器对内存队列中的数据包进行卸载过滤，将同队列中数据包按端口号、IP地址、线程序号重新排列、整合成大数据包，并将大数据包存放到内存的大包队列中，当内存大包队列中的大数据包达到预定长度后，DMA控制器将大数据包通过PCIe传给虚拟机；本方法将数据包卸载过滤工作放到硬件中完成，完全解放了CPU，减少CPU资源占用，同时由于硬件处理速度远高于软件处理速度，大大提高了网络吞吐速度，缩短了数据处理的响应时间，减少丢包情况的出现。

Description

一种基于FPGA的虚拟机网络数据包处理方法
技术领域
本实用新型提供了一种网络数据包的处理方法，具体涉及一种基于FPGA硬件的虚拟机网络数据包处理方法。
技术背景
在虚拟机网络应用领域，传输给不同虚拟机的数据包绝大部分都是1.5KB左右的小数据包，这些数据包最终的目的地是操作***中不同端口的应用程序，应用程序收到每个数据包都要进行响应来处理这个数据包。为了减少应用程序的响应次数，软件中将序号连续的同一个端口的数据包组合成一个大的数据包，然后再交给应用程序进行响应处理。但在每一个操作***中会同时存在几个甚至几十上百个应用程序在同时工作，而在虚拟机网络环境下，又存在几十甚至上百个操作***。这样，为了组合这些大包需要消耗大量的CPU资源，由于CPU资源大量被消耗，也使得数据包的响应时间增长，通讯性能降低。尤其是在10G以太网逐渐普及的今天，CPU对虚拟机网络中的数据包组合大包已经成为网络通讯的瓶颈。
发明内容
为了解决上述缺点，降低CPU的使用率和数据包响应时间，本发明提供了一种基于FPGA的虚拟机网络数据包处理方法，在网卡上设有FPGA，所述FPGA包括：MAC模块、网络滤波引擎、协议处理器、内存模块、描述器引擎、DMA控制器、PCIe模块、flash模块；特征在于，所述内存模块内创建一组原数据包队列和一组新数据包队列，所述原数据包队列给个虚拟机划分一个接收区，所述新数据打包队列给每个虚拟机划分一个接收区，所述方法采用如下步骤：
A、网卡将接收的数据包由网卡的物理层端口传给所述MAC模块和网络滤波引擎。
B、所述MAC模块和网络滤波引擎对接收到的数据包进行过滤和派分，所述MAC模块过滤出数据包的虚拟机编号，所述网络滤波引擎按照虚拟机编号对接收到的数据包进行分派，将同虚拟机编号的数据包存放到内存模块的原数据包队列的相应虚拟机接收区中。
C、所述协议处理器对内存模块的原数据包收队列中数据包进行卸载过滤，卸载过滤出所述数据包的端口号、IP地址、线程序号，将所述原数据包队列中同一虚拟机接收区内的数据包根据端口号、IP地址、线程序号信息重新排列整合，并将整合后的新数据包存放所述内存模块的新数据包队列的相应虚拟机接收区中。
D、当所述内存模块的新数据包队列中的新数据包数到达预定长度数目后，所述DMA控制器将所述新数据包通过PCIe模块上传给相应的虚拟机。
本发明的进一步优选技术方案为：所述基于FPGA的虚拟机网络数据包处理方法中的网络滤波引擎还连接有SMBus，由SMBus对FPGA实现远程控制。
本发明的进一步优选技术方案为：所述基于FPGA的虚拟机网络数据包处理方法中的Flash模块与PCIe模块连接，所述FPGA的初始配置信息存放在Flash模块中。
本发明的进一步优选技术方案为：所述基于FPGA的虚拟机网络数据包处理方法中的FPGA的内存模块采用DDR2存储器。
本发明的进一步优选技术方案为：所述基于FPGA的虚拟机网络数据包处理方法中的Flash模块采用EEPROM存储器。
本发明的有益效果：利用FPGA硬件快速、高效的特点，将数据包卸载过滤的工作放到FPGA内部完成，完全解放了CPU的操作，降低了CPU的资源占用，同时由于硬件级别的处理速度远高于软件层次的处理速度，所以大大提高了网络吞吐的速度，同时缩短了数据的响应时间，提高数据包传输速度，避免了由于数据包处理响应时间过长出现的丢包情况，提高了通讯性能，尤其在虚拟机应用网络中大大节省了***资源的浪费，提高虚拟机网络中整体的数据处理速率。
附图及附图说明
图1本发明中FPGA内部功能模块结构示意图；
图2本发明方法与现有技术的效果对比图。
图3本发明中FPGA的内存模块分区示意图
具体实施方式
本发明在现有技术的基础上利用FPGA硬件快速、高效的特点，将数据包卸载过滤的工作直接放到FPGA内部完成的思路，使用FPGA内部逻辑，对接收到的数据包按照不同的端口、IP地址等信息进行重新排序，将满足条件的数据包放到同一个数据队列中，到达一定数目的数据长度后，上传给相应的虚拟机。
如图1所示，本发明提供一种基于FPGA的虚拟机网络数据包处理方法，在网卡上设置FPGA，FPGA包括：MAC模块、网络滤波引擎、协议处理器、内存模块、描述器引擎、DMA控制器、PCIe模块、Flash模块；如图3所示，在内存模块内创建一组原数据包队列和一组新数据包队列，原数据包队列给每个虚拟机划分一个接收区，新数据打包队列给每个虚拟机划分一个接收区。
其中A、首先网卡将接收的数据包由网卡的物理层端口传给MAC模块和网络滤波引擎。
B、MAC模块和网络滤波引擎对接收到的数据包进行过滤和派分，MAC模块过滤出数据包的虚拟机编号，网络滤波引擎按照虚拟机编号对接收到的数据包进行分派，将同虚拟机编号的数据包存放到内存模块的原数据包队列的相应虚拟机接收区中。
C、协议处理器对内存模块的原数据包收队列中数据包进行卸载过滤，卸载过滤出所述数据包的端口号、IP地址、线程序号，将所述原数据包队列中同一虚拟机接收区内的数据包根据端口号、IP地址、线程序号信息重新排列整合，并将整合后的新数据包存放到内存模块的新数据包队列的相应虚拟机接收区中。
D、当所述内存模块的新数据包队列中的新数据包数到达预定长度数目后，所述DMA控制器将所述新数据包通过PCIe模块上传给相应的虚拟机。
FPGA的网络滤波引擎还连接有SMBus(System Management Bus)，由SMBus对FPGA实现远程控制，Flash模块与PCIe模块连接，FPGA的初始配置信息存放在Flash模块中，本发明的FPGA的内存模块可采用DDR2存储器，Flash模块可采用EEPROM存储器。
如图2所示，是本发明与现有技术的效果对比图，实心柱表示有硬件大包卸载的吞吐率，空心柱表示没有硬件大包卸载的吞吐率；实线表示有硬件大包卸载的CPU利用率，虚线表示没有硬件大包卸载的CPU利用率。从图2中可以看出，在有FPGA硬件的情况下，网络的吞吐率提高了近100％，而CPU的利用率却下降为原来的1/3。

Claims (5)

1.一种基于FPGA的虚拟机网络数据包处理方法，在网卡上设有FPGA，所述FPGA包括：MAC模块、网络滤波引擎、协议处理器、内存模块、描述器引擎、DMA控制器、PCIe模块、flash模块；特征在于，所述内存模块内创建一组原数据包队列和一组新数据包队列，所述原数据包队列给每个虚拟机划分一个接收区，所述新数据打包队列给每个虚拟机划分一个接收区，所述方法采用如下步骤：
A、网卡将接收的数据包由网卡的物理层端口传给所述MAC模块和网络滤波引擎；
B、所述MAC模块和网络滤波引擎对接收到的数据包进行过滤和分派，所述MAC模块过滤出数据包的虚拟机编号，所述网络滤波引擎按照虚拟机编号对接收到的数据包进行分派，将同虚拟机编号的数据包存放到内存模块的原数据包队列的相应虚拟机接收区中；
C、所述协议处理器对内存模块的原数据包队列中的数据包进行卸载过滤，卸载过滤出所述数据包的端口号、IP地址、线程序号，将所述原数据包队列中同一虚拟机接收区内的数据包根据端口号、IP地址、线程序号信息重新排列整合，并将整合后的新数据包存放到所述内存模块的新数据包队列的相应虚拟机接收区中；
D、当所述内存模块的新数据包队列中的新数据包数到达预定长度数目后，所述DMA控制器将所述新数据包通过PCIe模块上传给相应的虚拟机。
2.如权利要求1所述的一种基于FPGA的虚拟机网络数据包处理方法，其特征在于，所述网络滤波引擎还连接有SMBus，由SMBus对FPGA实现远程控制。
3.如权利要求1所述的一种基于FPGA的虚拟机网络数据包处理方法，其 特征在于，所述Flash模块与PCIe模块连接，所述FPGA的初始配置信息存放在Flash模块中。
4.如权利要求1所述的一种基于FPGA的虚拟机网络数据包处理方法，其特征在于：所述FPGA的内存模块采用DDR2存储器。
5.如权利要求3所述的一种基于FPGA的虚拟机网络数据包处理方法，其特征在于：所述Flash模块采用EEPROM存储器。 
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