CN101645446A - 具有介电层的集成电路 - Google Patents

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Abstract

本发明涉及一种在衬底上制造具有介电层的集成电路的方法。一个实施例提供了在衬底上形成呈非晶态的介电层，该介电层具有结晶温度；掺杂介电层；以等于或小于结晶温度的温度在介电层上形成覆盖层；以及将介电层加热到等于或大于结晶温度的温度。

Description

具有介电层的集成电路
技术领域
本发明涉及一种集成电路；一种在衬底上制造集成电路的方法，以及一种半导体器件。
背景技术
对诸如电子存储装置、微处理器、信号处理器、和集成逻辑装置的大型集成电路的需求正在持续增加。在电子存储装置的情况下，这些需求主要转化为增大存储能力并增大访问速度。就现代存储设备而言，由诸如其他装置(DRAM(动态随机存取存储器))作为高速和高容量数据存储的经济手段来构建计算机工业。
尽管DRAM需要不断更新存储的信息，但与相对较低的价格结合而言，速度和信息密度将DRAM置于信息技术领域的关键位置。几乎每种类型的计算机***(例如，从PDA到笔记本电脑和个人计算机再到高端服务器)都利用了这种经济和快速数据存储的技术。然而，计算机和电子工业开发了DRAM的替代物，例如，相变RAM(PC-RAM)、导体桥接RAM(CB-RAM)、和磁阻RAM(M-RAM)。其它概念包括闪存-RAM或静态RAM(S-RAM)，它们已找到它们的应用领域。
例如，为了增加存储装置的存储能力，计算机工业旨在减小最小化的外形尺寸。这转化为使诸如晶体管、电容器、电阻器和/或信号线的所涉及的电子实体最小化。因此，一些电子实体包括介电元件或介电层。实例包括晶体管，其包括通过介电层与晶体管沟道隔离的栅极。此外，电容器包括在两个相对的电极之间布置的介电层。通常，可以期望使介电元件和/或介电层的介电材料的介电常数最大化。这可以导致增大电容，而同时能够减小特征区和/或电极区。此外，可以期望减小通过介电元件和/或介电层的介电材料的漏电流。作为努力增大介电材料的介电常数的一部分，将高-k-材料用于激烈的工业和科学研究。这种材料可被定义为具有高于二氧化硅的介电常数的介电常数。高-k-材料的实例包括过渡金属氧化物、锆、氧化铪、锆钛酸铅、氧化钽、氮化硅、和/或钛酸锶钡。然而，这仍然需要增加介电材料、介电元件、和/或介电层的介电常数。
本发明的各个实施例将提供制造介电层的改进方法、制造集成电路的改进方法、改进的介电层、和改进的集成电路的具体优点。
发明内容
一个实施例包括具有介电层的集成电路。介电层呈晶态，且已被施加应力。一种制造集成电路的方法，所述方法包括：在衬底上形成介电层，所述介电层呈非晶态，并且具有结晶温度，在所述结晶温度处和在所述结晶温度之上所述介电层经历从非晶态到晶态的转变；掺杂所述介电层；在所述介电层上以第一温度形成覆盖层，所述第一温度等于或小于所述结晶温度；以及将所述介电层加热至第二温度，所述第二温度等于或大于所述结晶温度。一种半导体器件，包括：介电层，具有到电极的界面；其中，所述介电层呈晶态；其中，第一晶格常数垂直于所述界面布置，并且第二晶格常数平行于所述界面布置；以及其中，所述第二晶格常数除以所述第一晶格常数的比率等于或大于1且小于1.1。一种集成电路，包括：介电层，具有到电极的界面，所述介电层呈晶态；其中，第一晶格常数垂直于所述界面布置，并且第二晶格常数平行于所述界面布置；以及其中，所述第二晶格常数除以所述第一晶格常数的比率等于或大于1且小于1.1。一种集成电路，包括：氧化物层；其中，所述氧化物层包括铪的氧化物和掺杂物；以及其中，所述氧化物层包括铁电畴。
附图说明
附图被包括以提供实施例的进一步理解，并且被结合且构成本说明书的一部分。附图示出了实施例，并与描述一起用于说明实施例的原理。通过参考以下详细描述可以更好地理解实施例和实施例的一些预期的优点。附图的元件不必相对于彼此成比例。相同的参考标号表示对应相似的部件。
图1A和图1B示出了根据实施例的介电层的示意图。
图2A至图2C示出了具有根据实施例的介电层的电子实体的示意图。
图3A至图3C示出了晶体结构的示意图。
图4示出了根据一个实施例的介电层的晶体取向的示意图。
图5A至图5D示出了根据一个实施例在制造期间介电层在各个阶段中的示意图。
图6A至图6D示出了根据一个实施例在制造期间介电层在各个阶段中的示意图。
图7A至图7C示出了根据一个实施例氧化层在各个铁电态中的示意图。
图8示出了根据一个实施例的晶体管和氧化层的示意图。
具体实施方式
在以下详细描述中，将参照附图，附图构成该描述的一部分，并且示出了可实践本发明的示例性具体实施例。在这点上，参照所描述的附图的方向使用诸如“顶部”、“底部”、“前”、“后”、“前面”、“后面”等方向术语。由于本发明实施例的部件可以以多种不同的方向定位，因此方向术语仅是用于解释性的目的，并非限制性的。应该理解的是，在不背离本发明范围的情况下也可利用其它实施例并且可进行结构或逻辑变化。因此，不应认为下面的详细描述是限制性的意思，并且本发明的范围由所附权利要求限定。
应当理解的是，文中描述的各个示例性实施例的特征可以彼此相结合，除非另外详细标注。
图1A示出了根据一个实施例的介电层的布置的示意图。介电层10布置在衬底20上，其可以包括半导体衬底，具有电子实体、电极的半导体衬底，或者具有电极区或电极层的半导体衬底。电子实体可以包括晶体管、电阻器、电容器、二极管、导体、绝缘体、发光二极管、半导体激光器、和/或光敏元件。在介电层10上布置有覆盖层30，其可以包括传导区、电极区或电极层。覆盖层30可以包括电极，例如，上电极，该电极包括氮化钛、氮化钽、氮化钨、氮化铌、碳、铱和/或钌，或者上述成分的混合物。电极的厚度可以在2到20nm的范围内。
介电层10可以包括过渡金属氧化物、锆、氧化锆、铪、氧化铪、锆钛酸铅、氧化钽、氮化硅、和/或钛酸锶钡。此外，介电层10可以包括掺杂物，其包括硅、铝、镧、钇、铒、稀土元素、钙、镁、和/或锶。衬底20可以包括诸如底部电极的其他电极，这些电极可以包括氮化钛、氮化钽、氮化钨、氮化铌、碳、铱、硅、和/或钌。电极的厚度可以在2nm到20nm的范围之间。
介电层10可以包括呈四方晶系、斜方晶系、或立方晶态的区域或范围。此外，实体介电层10可以为四方晶系、斜方晶系、或立方晶态。在四方晶系的情况下，平行于第一和第二结晶定向的两个晶格常数a和b相等，而平行于第三结晶定向的第三晶格常数c与a和b不同，因此，a＝b≠c。在斜方晶系的情况下，平行于三个结晶定向的三个晶格常数a、b和c彼此不同，因此，a≠b≠c。在立方晶态的情况下，行于三个结晶定向的三个晶格常数a、b和c相同，因此，a＝b＝c。可以分别相对于介电层10与衬底、电极、覆盖层(例如，衬底20或者覆盖层13)之间的界面来定义晶体取向。这种界面可以被区域101、102包围。结合图3A、图3B和图4来描述晶态和各个晶体取向。
此外，介电层10可以被施加应力，或者可以包括被施加应力的区域或范围。被施加应力的介电层10或者其区域或范围可以是压缩、拉紧、伸长、或膨胀的层、区域、或范围。这种应力可以被用于稳定各个晶态，这些晶态在给定成分、温度和/或应力而没有应力的情况下将会不存在。
覆盖层30可以影响和/或允许介电层10的结构状态的转变，例如，从非晶态变为晶态，从非晶态变为四方晶态，从非晶态变为立方晶态，从非晶态变为斜方晶态，从非四方晶态变为四方晶态，从非立方晶态变为立方晶态，从非斜方晶态变为斜方晶态，从四方晶格、斜方晶格、或立方晶态变为非单斜低对称晶态，和/或从单斜晶态变为四方晶态。
图1B示出了根据一个实施例的介电层的布置的示意图，如结合图1A所描述的，其具有介电层10、衬底20、和覆盖层30。
根据该实施例，在覆盖层30上布置有应力诱导层40。该应力诱导层40可以在影响和/或允许介电层10的结构状态的改变期间影响、允许、和/或支撑覆盖层30。
此外，在介电层10、介电层10的区域、和/或介电层10的范围被转换为上述晶体中的一种之后，应力诱导层40可以被去除。此外，应力诱导层40可以保留在覆盖层30上，并且还可以与集成电路一起保留，其可以用于其他目的，例如，传导电流、施加电压、散热、阻挡掺杂物的扩散、和/或基本密封实体使其与环境隔开。
图2A示出了根据一个实施例的具有介电层的晶体管。晶体管201被布置在衬底21之上或之中。衬底21包括诸如源极区和/或漏极区的多个掺杂区210。在衬底21中和多个掺杂区210之间，布置有晶体管沟道211。介电层10被布置在衬底21的表面上，并使诸如栅极的电极31与晶体管沟道隔开。晶体管沟道211的传导率可以通过将电压施加到电极31来提高和/或降低。
具有上述晶体结构之一的介电层10或者具有呈这种晶态的区域和范围提供提高的介电常数，从而使得晶体管沟道211进行最优的调谐。就四方晶态和晶体取向而言，参考结合图3A、图3B和图4的描述。
晶体管实体201可以是诸如动态随机存取存储器(DRAM)的存储装置的选择晶体管。此外，晶体管实体201可以是逻辑电路晶体管、微处理器、或者存储装置的逻辑实体的晶体管。
图2B示出了根据一个实施例的具有介电层的电容器的示意图。电容器202被布置在衬底22之上、之中、和/或周围。介电层10被布置在第一电极32和第二电极33之间。第一电极可以是底电极，而第二电极33可以是上电极。呈上述晶态之一的介电层10(或者具有一个区域或范围的介电层10)可以提供改进的介电常数，以增加电容器202的电容，同时仍使第一电极32和/或第二电极33的电极区最小化。介电层10可以是任何类型电容器的一部分，这种电容器包括诸如沟道、堆叠的集成电容器，或者平面电容器和诸如分布电容器元件的分布电容器。
图2C示出了根据一个实施例的具有介电层的沟道式电容器。沟道式电容器203可以布置在衬底23中。介电层10被布置在第一沟道电容器电极34和第二沟道电容器电极35之间。第一沟道电容器电极35可以包括在衬底23中的沟道侧壁上的导电层，或者可以包括在沟道周围的衬底23的传导区。根据该实施例的介电层10基本上根据沟道的拓扑结构来布置。第二电极35填充沟道的剩余部分，或者至少部分地覆盖介电层10。介电层10可以包括呈上述晶态的区域和/或范围。
图3A示出了四方晶格结构的单位晶格的示意图。这里作为实例，第一晶格常数被定向为平行于x轴，第二晶格常数被定向为平行于y轴，以及第三晶格常数被定向为平行于z轴。在四方晶格结构中，第一和第二晶格常数具有相同的长度，其被表示为a。第三轴的长度被表示为c，通常不同于a，因此，a≠c。更具体地，四方晶格结构可以是c大于a(即，c＞a)的结构。四方性t还可以被定义为长度c除以长度a的比率，即
t＝c/a。(1)
通常，四方晶态的特征在于根据方程式(1)的四方性t不同于单位。在t＝1的情况下，所有晶格常数相等，这表示立方晶格结构。因此，可以通过等于单位的四方性t来表示立方晶态的情况。
图3B示出了斜方晶格结构的单位晶格的示意图。这里作为实例，第一晶格常数被定向为平行于x轴，第二晶格常数被定向为平行于y轴，以及第三晶格常数被定向为平行于z轴。在斜方晶格结构中，所有晶格常数均具有不同的长度。将第一晶格常数表示为a，将第二晶格常数表示为b，以及将第三晶格常数表示为c，斜方晶格结构可以具有a≠b≠c的特征。即使在斜方晶格结构的情况下，四方性t也可以被定义为根据方程式(1)的长度c除以长度a的比率。
图3C示出了呈四方晶态的化合物材料的示意图。化合物材料包括第一化合物301和第二化合物302。第一化合物301和第二化合物302可以是过渡金属、锆、铪、钽、钡、锶、硅、铝、镧、钇、铒、钙、镁、稀土元素、氮和/或氧的组中的一个。化合物材料的实例可以包括氧化铪、过渡金属氧化物、氧化锆、和/或氧化钽。此外，化合物材料可以包括诸如硅、铝、镧、钇、铒、镁、稀土元素、钙、和/或锶的掺杂物。第一化合物可以包括过渡金属、铪、锆、钽、钡、锶、和/或钛，而第二化合物302可以包括氧和/或氮。例如，包括氧化锆的化合物，第一化合物301可以包括锆，而第二化合物302可以包括氧。作为其他实例，包括氧化铪的化合物，第一化合物301可以包括铪，而第二化合物302可以包括氧。根据本发明的实施例，四方性t可以大于1且小于1.1，大于等于1且小于1.04，或者大于等于1且小与1.025。四方性t假定表示立方晶格结构的情况的单位。
图4示出了根据一个实施例的包括介电层10的布置的示意图。根据该实施例，介电层10包括呈上述晶格结构之一的至少一个区域和/或范围。这种区域和/或范围可由区域101、102、103、104、105、106、107、108、109、110、111、112中的一个构成，如分别在图1A、图1B、图2A、图2B、或图2C中示出的。
介电层10到附近实体50(例如，图1A或图1B的衬底20)的界面150、图1A或图1B的覆盖层30、图2A的衬底21或电极31、图2B的第一电极32或第二电极33、或者图2C的电极34或电极35可以如图4所示进行限定。
根据实施例，介电层10或者其区域或范围可以被布置，使得这里表示为c或者包括被写为矢量c的方向的第三晶格常数平行于界面150的平面。然后，布置具有幅值a的至少一个剩余晶格常数(即，第一晶格常数或第二晶格常数)，使其垂直于界面150的平面。然而，第一和第二晶格常数可以在任意方向上布置，但需要满足平行于界面150的平面来布置第三晶格轴线的条件。可以布置第一和第二晶格常数，使得它们都垂直于第三晶格常数。
在电容器203的情况下，如结合图2C描述的，介电层10可以包括至少一个区域和/或范围，以至少部分地满足这样的条件，即第三晶格常数设置成平行于在介电层10与电极34和35中的一个之间的局部界面的平面。此外，介电层10可以包括至少一个晶体区，从而在最大范围内满足平行于在介电层10与沟道电容器电极之间的界面来布置晶格常数c的条件。从而，介电层10、第一电极34、和第二电极35的拓扑结构可以包括平面区域或由此设置的区域。
此外，根据一个实施例，介电层10或者其区域或范围的四方性t可以等于或大于1且小于1.1，等于或大于1且小于1.04，或者等于或大于1且小于1.025。
图5A至图5D示出了根据一个实施例的在制造期间的各个步骤中介电层的示意图。如图5A中所示，设置衬底20。衬底20可以包括半导体衬底，可选地，可以包括电子和/或光学实体。该实体包括晶体管元件、电容器元件、电阻器元件、二极管元件、发光元件、半导体激光元件、光敏元件、和/或从集成装置制造技术中可知的其他电子或光学实体。此外，衬底20可以包括传导区或电极。这种传导区或者这种电极可以包括氮化钛、氮化钽、氮化钨、氮化铌、碳、铱和/或钌。区域或电极的厚度可以在2至20nm的范围内。介电层(例如，如下所述的介电层)可以被设置在这种传导区和/或电极上。
在另一过程中，如图5B所示，在衬底20上设置初始介电层9。可以通过原子层沉积(ALD)、有机金属原子层沉积(MOALD)、化学汽相沉积(CVD)、有机金属化学汽相沉积(MOCVD)、或者相关工艺中的一种来设置初始介电层9。初始介电层9可以包括过渡金属、过渡金属氧化物、锆、氧化锆、铪、氧化铪、锆钛酸铅、氧化钽、氮化硅、钛酸锶钡、氧、和/或氮。此外，初始介电层9可以包括至少一种掺杂物，其可以从硅、铝、镧、钇、铒、钙、镁、锶、和/或稀土元素构成的组中来选择。初始介电层9可以包括氧化硅铪，即，Hf(1-x)SixO2。此外，初始介电层9的层厚度可以在2到200nm的范围内，在2到50nm的范围内，或者低于20nm。然而，本发明也应用在范围之外的层厚度。
初始介电层9可以具有结晶温度，并且在该温度处和之上时，介电层9经历从非晶态到晶态的转变，从非晶态到四方晶态的转变，从非晶态到立方晶态的转变，从非晶态到斜方晶态的转变，从非四方晶态到四方晶态的转变，从非立方晶态到立方晶态的转变，从非斜方晶态到斜方晶态的转变，从四方晶格、斜方晶格、或立方晶态到非单斜低对称状态的转变，和/或从单斜晶态到四方晶态的转变。
首先，可以设置呈非晶态的初始介电层9。结晶温度可以在350℃、500℃或750℃之上或者1000℃之上。初始层9的提供可以包括在初始介电层9中掺杂有掺杂物。可以在单独的步骤中(例如，通过植入、扩散、或活性化阶段)引入掺杂。此外，掺杂物可以与介电层的剩余材料一起被设置在原地。这可以通过原子层沉积(ALD、MOALD)工艺，或者使用适当前体的化学汽相沉积工艺(CVD、MOCVD)来实现。前体可以包括过渡金属、过渡金属氧化物、锆、铪、铅、钛、硅、钡、锶、氧、氮、铝、镧、钇、铒、钙、镁、和/或稀土元素。
在另一过程中，如图5C所示，覆盖层30被设置在初始介电层9上。覆盖层30可包括传导区、导电材料、和/或电极。覆盖层30还可以包括氮化钛、氮化钽、氮化钨、氮化铌、碳、铱、和/或钌。区域或电极的厚度可以在2至20nm的范围内。可以第一温度来设置覆盖层30，该第一温度低于初始介电层9的结晶温度。该第一温度可以低于1000℃、低于750℃、低于500℃、或者低于350℃。根据实施例，第一温度可以等于或接近于介电层的结晶温度，其可以在设置或沉积覆盖层期间导致结晶化，该覆盖层为例如电极。在这种情况下，第一温度可以低于结晶温度10K、低于结晶温度1K、或者低于结晶温度0.1K。
在另一过程中，如图5D所示，将介电层10和覆盖层30的布置加热到第二温度，该第二温度等于大于结晶温度。以这种方式，初始介电层9转变为介电层10，其包括呈上述晶态中的任一种得区域或范围。加热可以作为退火阶段来实现，其中，已在衬底20之中或之上实现的电子和/或光学实体将被激活或功能化。此外，该退火阶段可以包括CMOS制造工艺的标准退火阶段。
介电层10和/或其区域或范围的晶体取向可以是第三晶格常数c平行于在介电层10与衬底20之间的界面和/或在介电层10与覆盖层30之间的界面的平面布置。因此，如通过方程式(1)定义的介电层10或者其区域或范围的四方性t可以等于或大于1且小于1.1、等于或大于1且小于1.04、或者等于或大于1且小于1.025。可以通过掺杂物质来确定四方性t，其可以在0.5％到20％的范围内。例如，氧化铪或氧化锆层可以包括0.5％到20％的硅，并且可以被设置成使其包括至少一个呈四方晶态的区域或范围。
介电层10的介电常数还可以是介电层10的掺杂物质的函数。选择介电层10的成分还可以导致期望的定向或结晶化。此外，介电常数可以是晶态和/或四方性t的函数。晶态和四方性t可以通过选择至少一种适当的掺杂物和预定的明确含量来确定。
图6A至图6D示出了根据一个实施例的在制造期间的各个阶段中介电层的示意图。在图6A中，示出了与图5C相似的衬底20、初始介电层9、和覆盖层30的布置。
根据该实施例，在初始介电层9相变之前，将应力诱导层40设置在覆盖层30和初始介电层9上。在图6B中示出了包括这种应力诱导层40的对应布置。应力诱导层40可以在影响、有利地影响、或使初始介电层9的状态转变时影响、有利地影响、允许、或支撑覆盖层30。
可以在另一工艺中进行或引入这种转变，结果如图6C所示。可以通过将初始介电层9和覆盖层30加热到第二温度来引入该转变，第二温度等于或大于结晶温度。以这种方式，将初始介电层9转变为介电层10，其包括呈上述晶态中的任一种的区域或范围。加热可以作为退火阶段来实现，或者可以包括CMOS制造工艺的标准退火阶段。
在这种转变阶段和/或加热阶段期间，应力诱导层40可以在机械地限定初始介电层9时机械地限定或支撑覆盖层30，使得在以明确的工艺温度进行相变期间将初始介电层9相变为期望的晶态。这种期望的晶态可以是上述晶态中的任一种，此外，可以呈现改进的介电常数或者铁电态的特征，而它们又提供电偶极子。另外，这种期望的晶态(即，没有覆盖层30和/或没有应力诱导层40)难以或不能实现。晶态还还可以包括相对于界面、电极、电极平面、或施加的电场的期望晶格定向。
将没有呈现出改进相当大的介电常数的特征的晶态可以包括非晶态或单斜晶态，作为结果其是不期望的。注意，覆盖层30可以满足诱发到各个期望晶态的期望相变，从而导致应力诱导层40是可选的。准备的结构也可以包括应力诱导层40。在这种情况下，应力诱导层40可以用于其他目的，例如，传导电流、施加电压、散热、阻挡掺杂物扩散、和/或基本密封实体使其与环境隔离。因此，在另一工艺中，如图6D所示，可以去除应力诱导层40。
现在，如图6C或图6D所示的结构可用于其他处理阶段或工艺，其是例如CMOS制造工艺的一部分。这种其他阶段可以被执行，以完成各个集成电路。
根据一个实施例，层、材料、化合物材料、或者其区域或范围的相变可被理解为从第一状态到第二状态的相变。第一状态和第二状态可以包括非晶态、晶态、四方晶态、斜方晶态、立方晶态、单斜晶态、或其任意组合。在文中使用术语结晶，其包括单晶、多晶、或纳米结晶。根据一个实施例，诱发相变，以减少降解，减少孪晶，减少形成传导的晶界，降低晶界的传导率，减少漏电流，和/或增大介电层的介电常数。此外，根据一个实施例，可以减少掺杂物的浓度，而仍然获得满意的物理和介电特性。
根据一个实施例，介电层10还可以包括呈铁电态或反铁电态的区域或范围。在这种情况下，晶态可以是已结合上述实施例描述的另一晶态。这种状态也可以包括非晶态、单斜结晶、或另一晶态。此外，整个介电层10可以呈铁电态或反铁电态。
以这种方式，介电层10可以提供用以提供存储实体的电偏振。状态信息(例如，二进制状态“0”或“1”)将通过使用假设两种可区分的铁电态(例如，铁电态或反铁电态)而存储到介电层10中。在饱和的铁电态与饱和的反铁电态等级之间电偏振等级可以提供存储的几个信息单位，例如，两个字节或三个字节的存储单元。晶格也可以被称作多字节存储单元。由于根据该实施例的介电层10的介电特性可以是次要的，所以这种介电层也可以被称作氧化物层。
分别相对于到衬底、电极、覆盖层(例如，衬底20或覆盖层13)的界面来限定这种呈铁电态的介电层或氧化物层10的电偏振的取向。反铁电态的特征在于，层包括以相反方向偏振的范围和/或子范围，以抵消相邻偶极矩，从而使总偏振为零。
图7A至图7C示出了根据一个实施例的呈各种铁电态的氧化物层的示意图。如图7A所示，存在布置在衬底20上的氧化物层11。在氧化物层11上布置覆盖层30。氧化物层11呈铁电态，使得在氧化物层11中的偶极矩的取向垂直于氧化物层11与衬底20的界面或者垂直于氧化物层11与覆盖层30之间的界面。此外，偶极矩的取向使得力矩具有远离衬底20的取向。
这里应当注意，根据一个实施例，介电层的上述描述也可以应用于氧化物层，例如，氧化物层11、12、13、和14。具体地，如结合图1A、图1B、图2A至图2C、图3A至图3C、图4、图5A至图5D、以及图6A至图6D所描述的，制造介电层的方法、介电层的各种布置、介电层的晶态和取向、以及介电层的成分也可以应用于氧化物层11、12、13、和14。
如图7B所示，存在布置在衬底20上的氧化物层12。与图7A所示的氧化物层11相比，氧化物层12的电偶极子的取向与氧化物层11的电偶极子的取向反向平行(anti-parallel)。物理上，氧化物层11、12、和13可以是相同的层，区别仅在于电偶极子的取向，而其又可以被切换和改变。例如，可以通过在衬底20或其传导实体(例如，电极)与覆盖层30之间施加电压来实现该切换。该电压可以在0.5伏特到5伏特的范围内，或者在大约1.5伏特或3伏特。可以考虑其他层和它们的有效氧化物厚度(EOT)，以确定适当切换电压的各个阈值。此外，可以通过在阈值电压内的漂移来区别诸如一个氧化物层11和一个氧化物层12的两个铁电态。这种漂移可以在50mV到1.5伏特的范围内，或者大约300mV。氧化物层11、12、13、14中的一个的厚度可以在3nm到20nm的范围内，或者大约10nm。
如图7C所示，氧化物层13布置在衬底20与覆盖层30之间。氧化物层13的偶极矩被布置成使得相邻力矩彼此相反地定向。以这种方式，相邻偶极矩彼此抵消，并且氧化物层13的整个偏振基本上消除。这种状态被称为氧化物层13的反铁电状态。尽管诸如氧化物层13的材料的反铁电材料不能向其环境提供显著的偶极矩，但仍可以从非铁电材料中区别反铁电材料，这是因为反铁电材料仍在微观、微晶、或区域范围上拥有偶极矩。此外，反铁电材料可以不向环境提供偶极矩，而是由于仍存在铁电，因此可以将其转换为铁电态，例如，转换为诸如氧化物层11和/或氧化物层12的状态。以这种方式，根据一个实施例的氧化物层可以通过使用微观偶极取向的重新定向来提供可转换的偶极矩。
应当注意，呈铁电态的氧化物层(例如，氧化物层11或氧化物层12)可以同时呈非晶态，而呈反铁电态的铁电层(例如，氧化物层13)可以同时呈立方晶态。
图8示出了根据一个实施例的具有氧化物层的晶体管。晶体管204布置在衬底21上。如结合图2A所描述的，衬底21包括掺杂区210和晶体管沟道211。第一中间层81布置在衬底21上。在第一中间层81上布置氧化物层14，而在其上又布置第二中间层82。在第二中间层82上布置顶部层83。
第一中间层81可以包括缓冲层和/或绝缘层，其包括例如硅和/或如从高度集成设备的制造中已知的普通绝缘材料中的一种。第二中间层82可以包括金属栅极，从而可以包括诸如氮化钛、氮化钽、中间能阶(midgap)材料的导电材料，或者相关导电材料。
氧化物层14可以包括呈铁电态的范围，或者可以是呈铁电态的孔。根据一个实施例，如结合图7A至图7C描述的，氧化物层14可以包括诸如氧化物层11、12、13的氧化物层。此外，氧化物层14可以在不同的铁电态之间(例如，在铁电态和反铁电态之间)转换。以这种方式，氧化物材料14可以呈现不同的偶极矩，因此，可以影响晶体管沟道211的传导率。以这种方式，氧化物层14的稳定且永久的偶极子可以确定沟道211的传导率，从而可以提供信息状态的存储。这种信息状态可以通过测量跨接在或通过晶体管沟道211的电流和/或电压来确定。如可选地，三维装置或传统Fe-RAM电容器可以包括根据一个实施例的氧化物层，例如，氧化物层14。
中间层81的厚度可以在0.1到5纳米之间的范围内。中间层81可以包括诸如二氧化硅的绝缘材料。氧化物层14的厚度可以在5到20纳米之间的范围内。例如，氧化物层14可以包括氧化铪、掺杂的氧化铪、氧化硅铪HfSiO、氧化硅-钛铪Hf(Si，Ti)O、掺杂有铪-硅氧化物的稀土元素。氧化硅锆、包括稀土元素的氧化铪、包括稀土元素的氧化锆、或者介电层10的上述可能材料中的任一种。
根据一个实施例，两种可区别的铁电态(例如，第一铁电态和第二铁电态，或者铁电态和反铁电态)可以应用于氧化物层14，以提供存储实体或单元。可以通过将电压脉冲施加到第二中间层82来实现切换，该第二中间层在这种情况下可用作栅极。这种电压脉冲的幅值可以在0.5伏特到5伏特的范围内，或者大约1.5伏特或3伏特。介电层14的生成的铁电偶极可提供电压漂移，而其又可以影响晶体管沟道211和晶体管沟道211的传导率。这种电压漂移可以在50mV到1.5伏特的范围内，或者大约300mV。此外，第一中间层81可以包括诸如化学氧化物、薄膜氧化物、RTNO、和/或ISSG的可选材料。
呈铁电态的氧化物层14的剩余极化强度可以在高达10μC/cm2的范围内，并且氧化物层14的介电常数可以在20到35的范围内。切换电压的可以是大约3.0伏特，并且硅含量可以在0.5％到10％的范围内。此外，氧化物层14可以呈现偏振，并且可以在斜方晶系区域内呈铁电态，该斜方晶系区域的特征在于介电层14呈斜方晶态，以及该斜方晶系区域的边界的特征在于氧化物层14仍呈非晶态，或不同于斜方晶态的晶态，或者只是经历到晶态(例如，斜方晶态)的相变。此外，斜方晶系区域的边缘的特征在于氧化物层14仍呈斜方晶态，或者仅经历从斜方晶态到另一晶态(例如，上述晶态中的任一种)的相变。接近于单位的四方性t可以表示接近斜方晶态，例如，四方晶态，该四方性t大于等于1且小于1.1，或者大于等于1且小于1.04。
根据另一实施例，在具有0.2nm到3nm的厚度的衬底上生长二氧化硅层(SiO2)。可以通过使用化学氧化物或热氧化物(例如，RTNO或ISSG)来生长二氧化硅。二氧化硅层可以是第一中间层81或者是第一中间层81的一部分。在二氧化硅层上，沉积氧化硅铪层。代替铪-硅氧化物，也可以应用氧化物层11、12、13、或14的上述材料的任一种。铪-硅氧化物层可以是氧化物层11、12、13、或14中的任一个，或者是氧化物层11、12、13、或14中的任一个的一部分。可以通过使用离子渗碳和/或氮/氨水退火，以低于900℃的温度进行低温退火。在铪-硅氧化物层上，可以进行金属电极沉积，其包括例如氮化钽、氮化钛、碳氮化钛(TaCN)、或者碳氮化铌(NbCN)的沉积。金属电极可以是第二中间层82和/或顶部层83，或者是第二中间层82和/或顶部层83的一部分。现在，可以进行高温退火，以使铪-硅氧化物层结晶，或者诱导从铪-硅氧化物层到上述晶态的任一种的期望相变。
以上描述仅论述了本发明的示例性实施例。因此，可以其各个实施例单独地和以任意组合的方式，将文中公开的特征以及权利要求和附图用来大体上实现本发明。虽然以上已经指出了本发明，但在不背离本发明的基本范围的情况下提出了本发明的其他和进一步的实施例，通过所附权利要求来限定本发明的范围。
尽管文中已示出和描述了特定实施例，但本领域技术人员应当理解，不背离本发明范围示出和描述的特定实施例可由各种改变和等同实现来替换。该应用旨在覆盖文中论述的特定实施例的任何更改或改变。因此，其意图在于仅由权利要求及其等同替换来限定本发明。

Claims (25)

1.一种集成电路，包括：
介电层，其中，所述介电层呈晶态，并被施加应力。
2.根据权利要求1所述的集成电路，其中，所述介电层被压缩。
3.根据权利要求1所述的集成电路，其中，所述介电层包括到电极的界面，其中，第一晶格常数垂直于所述界面布置，并且第二晶格常数平行于所述界面布置，以及其中，所述第二晶格常数除以所述第一晶格常数的比率等于或大于1且小于1.1。
4.根据权利要求3所述的集成电路，其中，所述介电层包括铪-硅氧化物，并且所述第二晶格常数除以所述第一晶格常数的比率等于或大于1且小于1.04。
5.一种制造集成电路的方法，所述方法包括：
在衬底上形成介电层，所述介电层呈非晶态，并且具有结晶温度，在所述结晶温度处和在所述结晶温度之上所述介电层经历从非晶态到晶态的转变；
掺杂所述介电层；
在所述介电层上以第一温度形成覆盖层，所述第一温度等于或小于所述结晶温度；以及
将所述介电层加热至第二温度，所述第二温度等于或大于所述结晶温度。
6.根据权利要求5所述的方法，其中，所述介电层包括呈晶态的所述介电层的范围，其中，第一晶格常数垂直于在所述介电层与所述衬底之间的界面布置，并且第二晶格常数平行于所述界面布置，以及其中，所述第二晶格常数除以所述第一晶格常数的比率等于或大于1且小于1.1。
7.根据权利要求6所述的方法，其中，所述第二晶格常数除以所述第一晶格常数的比率等于或大于1且小于1.04。
8.根据权利要求5所述的方法，包括：在加热之后对所述介电层进行施加应力，并且其中，在所述加热之后所述介电层包括铁电畴。
9.根据权利要求5所述的方法，其中，所述介电层包括铪-硅氧化物，并且所述第二晶格常数除以所述第一晶格常数的比率等于或大于1且小于1.04，以及其中，所述介电层包括浓度在0.5％到20％的范围内的硅，以及其中，在所述形成介电层期间进行对所述介电层的掺杂。
10.根据权利要求5所述的方法，其中，所述介电层包括选自包括过渡金属氧化物、锆、氧化锆、铪、氧化铪、锆钛酸铅、氧化钽、钛酸锶钡、硅、铝、镧、钇、铒、钙、镁、锶、和稀土元素的组中的任一项。
11.根据权利要求10所述的方法，其中，所述介电层的掺杂物的浓度在0.5％到20％的范围内。
12.根据权利要求5所述的方法，其中，所述方法包括在所述覆盖层上形成应力诱导层，以及其中，所述方法还包括在将所述介电层加热到所述第二温度之后，去除所述应力诱导层。
13.根据权利要求5所述的方法，其中，在形成所述覆盖层期间，所述第一温度变成等于所述第二温度。
14.根据权利要求5所述的方法，其中，所述介电层是包括电容器和晶体管的组中的任一项的一部分。
15.一种半导体器件，包括：
介电层，具有到电极的界面；
其中，所述介电层呈晶态；
其中，第一晶格常数垂直于所述界面布置，并且第二晶格常数平行于所述界面布置；以及
其中，所述第二晶格常数除以所述第一晶格常数的比率于或大于1且小于1.1。
16.根据权利要求15所述的半导体器件，其中，所述介电层包括铪-硅氧化物，并且所述第二晶格常数除以所述第一晶格常数的比率等于或大于1且小于1.04，以及其中，所述介电层包括浓度在0.5％到20％的范围内的硅。
17.根据权利要求15所述的半导体器件，其中，所述介电层被施加应力。
18.根据权利要求15所述的半导体器件，其中，所述介电层是包括电容器和晶体管的组的任一项的一部分。
19.一种集成电路，包括：
介电层，具有到电极的界面，所述介电层呈晶态；
其中，第一晶格常数垂直于所述界面布置，并且第二晶格常数平行于所述界面布置；以及
其中，所述第二晶格常数除以所述第一晶格常数的比率等于或大于1且小于1.1。
20.根据权利要求19所述的集成电路，其中，所述介电层包括铪-硅氧化物，并且所述第二晶格常数除以所述第一晶格常数的比率等于或大于1且小于1.04。
21.一种集成电路，包括：
氧化物层；
其中，所述氧化物层包括铪的氧化物和掺杂物；以及
其中，所述氧化物层包括铁电畴。
22.根据权利要求21所述的集成电路，其中，所述介电层包括铪-硅氧化物。
23.根据权利要求21所述的集成电路，其中，所述氧化物层包括选自由硅、铝、镧、钇、铒、钙、镁、锶、和稀土元素构成的组中的任意掺杂物。
24.根据权利要求21所述的集成电路，其中，所述集成电路包括具有晶体管沟道的晶体管，以及其中，所述氧化物层在所述晶体管沟道附近布置。
25.根据权利要求24所述的集成电路，其中，所述氧化物层呈现第一铁电态和第二铁电态，以及其中，所述晶体管在所述氧化物层呈现所述第一铁电态的情况下呈现第一导电状态，以及所述晶体管在所述氧化物层呈现所述第二铁电态的情况下呈现第二导电状态。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104299956A (zh) * 2013-07-15 2015-01-21 格罗方德半导体公司 使用cmos兼容反铁电高k材料的复杂电路组件及电容器
CN105322649A (zh) * 2014-07-29 2016-02-10 英飞凌科技股份有限公司 具有微中断补偿的传感器
CN106537605A (zh) * 2014-07-11 2017-03-22 高通股份有限公司 非易失性多次可编程存储器器件
TWI603607B (zh) * 2014-05-20 2017-10-21 美光科技公司 極性、對掌及非中心對稱鐵電材料，包含此材料之記憶體單元及相關之裝置及方法
CN109727870A (zh) * 2017-10-30 2019-05-07 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN109728089A (zh) * 2017-10-30 2019-05-07 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN110504274A (zh) * 2018-05-18 2019-11-26 瑞萨电子株式会社 半导体装置及其制造方法

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5323278A (en) * 1992-09-17 1994-06-21 International Business Machines Corporation Low noise amplifier circuit for magnetoresistive sensors for fast read-write switching in low supply voltage applications
WO2007116442A1 (ja) 2006-03-30 2007-10-18 Fujitsu Limited 半導体装置及びその製造方法
US7821081B2 (en) * 2008-06-05 2010-10-26 International Business Machines Corporation Method and apparatus for flatband voltage tuning of high-k field effect transistors
US7791149B2 (en) * 2008-07-10 2010-09-07 Qimonda Ag Integrated circuit including a dielectric layer
US8704204B2 (en) * 2008-12-02 2014-04-22 Drexel University Ferroelectric nanoshell devices
WO2010120954A2 (en) * 2009-04-16 2010-10-21 Advanced Technology Materials, Inc. Doped zro2 capacitor materials and structures
US8389300B2 (en) * 2010-04-02 2013-03-05 Centre National De La Recherche Scientifique Controlling ferroelectricity in dielectric films by process induced uniaxial strain
EP2769003A1 (en) * 2011-10-21 2014-08-27 University College Cork, National University Of Ireland A single crystal high dielectric constant material
JP2014053571A (ja) * 2012-09-10 2014-03-20 Toshiba Corp 強誘電体メモリ及びその製造方法
US9053801B2 (en) * 2012-11-30 2015-06-09 Micron Technology, Inc. Memory cells having ferroelectric materials
WO2014124056A1 (en) 2013-02-08 2014-08-14 Advanced Technology Materials, Inc. Ald processes for low leakage current and low equivalent oxide thickness bitao films
JP6121819B2 (ja) * 2013-07-04 2017-04-26 株式会社東芝 半導体装置および誘電体膜
US9231206B2 (en) 2013-09-13 2016-01-05 Micron Technology, Inc. Methods of forming a ferroelectric memory cell
US9147689B1 (en) 2014-04-16 2015-09-29 Micron Technology, Inc. Methods of forming ferroelectric capacitors
US9576801B2 (en) 2014-12-01 2017-02-21 Qualcomm Incorporated High dielectric constant/metal gate (HK/MG) compatible floating gate (FG)/ferroelectric dipole non-volatile memory
US10468495B2 (en) * 2015-08-11 2019-11-05 Alacrity Semiconductors, Inc. Integrated circuit including ferroelectric memory cells and methods for manufacturing
WO2017052584A1 (en) * 2015-09-25 2017-03-30 Intel Corporation High retention resistive random access memory
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
US10153155B2 (en) 2015-10-09 2018-12-11 University Of Florida Research Foundation, Incorporated Doped ferroelectric hafnium oxide film devices
US9876018B2 (en) 2015-12-03 2018-01-23 Micron Technology, Inc. Ferroelectric capacitor, ferroelectric field effect transistor, and method used in forming an electronic component comprising conductive material and ferroelectric material
US20170365719A1 (en) * 2016-06-15 2017-12-21 Taiwan Semiconductor Manufacturing Co., Ltd. Negative Capacitance Field Effect Transistor
US10282108B2 (en) 2016-08-31 2019-05-07 Micron Technology, Inc. Hybrid memory device using different types of capacitors
DE102016015010A1 (de) 2016-12-14 2018-06-14 Namlab Ggmbh Integrierte Schaltung, die eine ferroelektrische Speicherzelle enthält, und ein Herstellungsverfahren dafür
FR3065826B1 (fr) 2017-04-28 2024-03-15 Patrick Pirim Procede et dispositif associe automatises aptes a memoriser, rappeler et, de maniere non volatile des associations de messages versus labels et vice versa, avec un maximum de vraisemblance
US10319426B2 (en) 2017-05-09 2019-06-11 Micron Technology, Inc. Semiconductor structures, memory cells and devices comprising ferroelectric materials, systems including same, and related methods
KR20190008049A (ko) 2017-07-14 2019-01-23 에스케이하이닉스 주식회사 강유전성 메모리 소자의 제조 방법
US10950384B2 (en) 2017-08-30 2021-03-16 Micron Technology, Inc. Method used in forming an electronic device comprising conductive material and ferroelectric material
CN109494215A (zh) * 2017-09-11 2019-03-19 松下知识产权经营株式会社 电容元件、图像传感器以及电容元件的制造方法
US10438645B2 (en) 2017-10-27 2019-10-08 Ferroelectric Memory Gmbh Memory cell and methods thereof
US10460788B2 (en) 2017-10-27 2019-10-29 Ferroelectric Memory Gmbh Memory cell and methods thereof
KR102397393B1 (ko) 2017-11-28 2022-05-12 삼성전자주식회사 반도체 장치
US10424379B2 (en) 2017-12-01 2019-09-24 Namlab Ggmbh Polarization-based configurable logic gate
EP3503199A1 (en) * 2017-12-22 2019-06-26 IMEC vzw A method for forming a ferroelectric field-effect transistor
US10553673B2 (en) 2017-12-27 2020-02-04 Micron Technology, Inc. Methods used in forming at least a portion of at least one conductive capacitor electrode of a capacitor that comprises a pair of conductive capacitor electrodes having a capacitor insulator there-between and methods of forming a capacitor
CN112470257B (zh) 2018-07-26 2024-03-29 东京毅力科创株式会社 形成用于半导体器件的晶体学稳定的铁电铪锆基膜的方法
DE102018212736B4 (de) * 2018-07-31 2022-05-12 Christian-Albrechts-Universität Zu Kiel Ferroelektrische Halbleitervorrichtung mit einer einen Mischkristall aufweisenden ferroelektrischen Speicherschicht und Verfahren zu deren Herstellung
US10702940B2 (en) * 2018-08-20 2020-07-07 Samsung Electronics Co., Ltd. Logic switching device and method of manufacturing the same
US10861862B1 (en) * 2019-06-24 2020-12-08 Wuxi Petabyte Technologies Co, Ltd. Ferroelectric memory devices
US10825736B1 (en) 2019-07-22 2020-11-03 International Business Machines Corporation Nanosheet with selective dipole diffusion into high-k
WO2021127218A1 (en) 2019-12-19 2021-06-24 Sunrise Memory Corporation Process for preparing a channel region of a thin-film transistor
KR20210138993A (ko) 2020-05-13 2021-11-22 삼성전자주식회사 박막 구조체 및 이를 포함하는 반도체 소자
US11569382B2 (en) * 2020-06-15 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of fabricating the same
US11950430B2 (en) 2020-10-30 2024-04-02 Ferroelectric Memory Gmbh Memory cell, capacitive memory structure, and methods thereof
US11706928B2 (en) * 2020-10-30 2023-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method for fabricating the same
US11978798B2 (en) 2020-11-04 2024-05-07 Samsung Electronics Co., Ltd. Semiconductor device
US20220140147A1 (en) * 2020-11-04 2022-05-05 Samsung Electronics Co., Ltd. Thin film structure and semiconductor device comprising the same
TW202310429A (zh) 2021-07-16 2023-03-01 美商日升存儲公司 薄膜鐵電電晶體的三維記憶體串陣列

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5728603A (en) * 1994-11-28 1998-03-17 Northern Telecom Limited Method of forming a crystalline ferroelectric dielectric material for an integrated circuit
US5997634A (en) 1996-11-14 1999-12-07 Micron Technology, Inc. Method of forming a crystalline phase material
US6674633B2 (en) * 2001-02-28 2004-01-06 Fujitsu Limited Process for producing a strontium ruthenium oxide protective layer on a top electrode
ATE397275T1 (de) 2002-06-10 2008-06-15 Imec Inter Uni Micro Electr Transistoren und speicherkondensatoren enthaltend eine hfo2-zusammensetzung mit erhöhter dielektrizitätskonstante
US7172947B2 (en) 2004-08-31 2007-02-06 Micron Technology, Inc High dielectric constant transition metal oxide materials

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104299956A (zh) * 2013-07-15 2015-01-21 格罗方德半导体公司 使用cmos兼容反铁电高k材料的复杂电路组件及电容器
CN110265400A (zh) * 2014-05-20 2019-09-20 美光科技公司 铁电装置及其形成方法
TWI603607B (zh) * 2014-05-20 2017-10-21 美光科技公司 極性、對掌及非中心對稱鐵電材料，包含此材料之記憶體單元及相關之裝置及方法
CN106537605A (zh) * 2014-07-11 2017-03-22 高通股份有限公司 非易失性多次可编程存储器器件
CN106537605B (zh) * 2014-07-11 2019-08-13 高通股份有限公司 非易失性多次可编程存储器器件
CN105322649B (zh) * 2014-07-29 2019-06-14 英飞凌科技股份有限公司 具有微中断补偿的传感器
CN105322649A (zh) * 2014-07-29 2016-02-10 英飞凌科技股份有限公司 具有微中断补偿的传感器
CN109728089A (zh) * 2017-10-30 2019-05-07 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN109727870A (zh) * 2017-10-30 2019-05-07 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN109728089B (zh) * 2017-10-30 2022-03-29 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN109727870B (zh) * 2017-10-30 2022-10-04 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US11563102B2 (en) 2017-10-30 2023-01-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11631755B2 (en) 2017-10-30 2023-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN110504274A (zh) * 2018-05-18 2019-11-26 瑞萨电子株式会社 半导体装置及其制造方法

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Publication number Publication date
US20090057737A1 (en) 2009-03-05
US7709359B2 (en) 2010-05-04

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