CN101645305B - 静态随机存取存储器的自动跟踪数据 - Google Patents

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Abstract

本发明揭示自动跟踪数据选择SRAM，其包含：多个存储器单元阵列，其包含：多个存储器单元，其每一者产生第一信号且输出第一读取数据；多个第一缓冲器，其每一者接收所述第一信号且输出第二信号；第一多路复用器，其接收所述多个第一读取数据和所述第一信号；多个第二缓冲器，其每一者接收所述第二信号且输出第三信号；第二多路复用器，其从所述多个存储器单元阵列接收多个第二读取数据且输出第三信号。本发明揭示一种用于在SRAM的读取操作中自动跟踪数据的方法。

Description

静态随机存取存储器的自动跟踪数据
技术领域
本发明大体上涉及半导体存储器装置，且更明确地说，涉及静态随机存取存储器(SRAM)的读取操作。 
背景技术
常规上，读取操作中使用的SRAM的基本方框图包含解码器1、RAM_核心(RAM_Core)2、控制器3和读出放大器4(如图1所示)。RAM_核心2包含多个存储器单元阵列。控制器3接收例如地址信号或其它电路信号等不同信号，且接着将所述信号输出到解码器1。RAM_核心2接收字线(WL)数据，且将位_线(bit_line，BL)数据以及位_线_条(bit_line_bar，BLB)数据输出到读出放大器4。一旦读出放大器4从控制器3接收到有效读出放大器启用(SAE)信号，其便将输出存储器单元的读取数据。 
图2展示时序图，其展示图1的SRAM的读取操作。WL信号在具有固定时间延迟的时钟(CLK)信号的上升沿之后有效。BL/BLB信号在WL信号有效之后开始放电。在BL/BLB上设定差分电压之后，SAE信号有效。接着，在具有固定时间延迟的SAE信号的上升沿之后，存储器单元0的读取数据(RD_M0)可用。 
图3说明常规读取操作中使用的16k*64b SRAM的方框图。所述SRAM包含第一存储器单元阵列16、第二存储器单元阵列17、第三存储器单元阵列18和第四存储器单元阵列19，其中每一存储器单元阵列包含存储器单元0、存储器单元1、存储器单元2和存储器单元3。在图3中，使用参考数字12、13、14和15以分别展示存储器单元0、存储器单元1、存储器单元2和存储器单元3。第一2到4解码器10解码地址(ADR1)信号以产生选择信号SI<0>、SI<1>、SI<2>和SI<3>。SI<0>、SI<1>、SI<2>和SI<3>被输入到第一4到1多路复用器20。第一存储器单元阵列16中的存储器单元0、存储器单元1、存储器单元2和存储器单元3的四个读取数据RD_M0<63:0>、RD_M1<63:0>、RD_M2<63:0>和RD_M3<63:0>被输入到所述第一4到1多路复用器20。接着，第一4到1多路复用器20输出第一存储器单元阵列16的读取数据RD_P0<63:0>。类似地，第二4到1多路复用器21、第三4到1多路复用器22和第四4到1多路复用器23又用于输出第二存储器单元阵列17、第三存储器单元阵列18和第四存储器单元阵列19的 读取数据RD_P1<63:0>、RD_P2<63:0>和RD_P3<63:0>。 
以相同方式，第二2到4解码器11解码地址(ADR2)信号以产生选择信号S<0>、S<1>、S<2>和S<3>。S<0>、S<1>、S<2>和S<3>被输入到第五4到1多路复用器24。第五4到1多路复用器24还分别从第一4到1多路复用器20、第二4到1多路复用器21、第三4到1多路复用器22和第四4到1多路复用器23的输出端处接收读取数据RD_P0<63:0>、RD_P1<63:0>、RD_P2<63:0>和RD_P3<63:0>。通过选择特定选择信号，第五4到1多路复用器24输出SRAM的读取数据RD<63:0>。 
图4说明时序图，其展示图3的常规SRAM的读取操作。由于选择信号SI<0>的上升沿发生在读取数据RD_M0<0>的稳定之前，所以选择信号SI<0>的上升沿与读取数据RD_M0<0>的稳定之间的读取数据RD_P0<0>是无效的。数据总线将针对上述无效数据而进行转换，且因此显著地消耗功率。出于相同原因，随后将针对无效数据RD<0>而发生另一不希望的转换。 
图5是采用不同数据选择方案的16k*64b SRAM的方框图。除了选择信号的产生之外，图3和图5中的所有读取操作均是相同的。如图5所说明，地址解码信号ADR_dec和脉冲被输入到与门(AND gate)以便产生选择信号。 
图6是展示图5的SRAM的读取操作的时序图。脉冲1需要经良好设计，进而使得脉冲1的上升沿在读取数据RD_M0<0>的稳定之后发生。由于与门的时间延迟的缘故，选择信号SI<0>的上升沿在脉冲1的上升沿之后发生。由于选择信号SI<0>的上升沿在读取数据RD_M0<0>的稳定之后发生，所以读取数据RD_P0<0>将不会转换。 
再次参看图6，同样，脉冲2经良好设计以使得其上升沿在读取数据RD_P0<0>的稳定之后发生。出于相同原因，选择信号S<0>的上升沿在脉冲2的上升沿之后发生。再次，由于选择信号S<0>的上升沿在读取数据RD_P0<0>的稳定之后发生，所以读取数据RD<0>将不会转换。在图6中，如果选择信号SI<0>的上升沿在读取数据RD_M0<0>的稳定之前到来，那么将在读取数据RD_P0<0>上发生无效数据。类似地，如果选择信号S<0>的上升沿在读取数据RD_P0<0>的稳定之前到来，那么将在读取数据RD<0>上发生无效数据。甚至更糟的是，如果正确的读取数据在选择信号的下降沿之前没有稳定，那么将读出错误的数据。常规SRAM中的另一问题在于，如果脉冲被过度设计以使得其晚于读取数据的稳定而到来，那么就牺牲了计时性能。 
发明内容
本发明的实施例提供一种用于在SRAM的读取操作中自动跟踪数据的方法，以防 止在SRAM的读取操作中发生现有技术中所遇到的无效数据和过度计时容限。所述SRAM包含多个存储器单元阵列，且每一存储器单元阵列包含多个存储器单元。一种用于在SRAM的读取操作中自动跟踪数据的方法包含以下步骤：SRAM的存储器单元阵列中的每一存储器单元输出第一信号；用第一缓冲器缓冲所述第一信号以产生第二信号，且接着将第二信号输入到第一多路复用器；存储器单元阵列中的每一存储器单元将第一读取数据输出到第一多路复用器；第一多路复用器输出存储器单元阵列的第二读取数据；将存储器单元阵列所产生的多个第一信号输入到第二缓冲器以产生第三信号；将存储器单元阵列的第二读取数据和第三信号输入到第二多路复用器；以及第二多路复用器输出第三读取数据。 
根据本发明的实施例，不会产生无效数据。在不产生无效数据的情况下，将不会发生转换。因而，将在SRAM的读取操作中显著降低功率耗散。 
本发明的另一实施例提供一种自动跟踪数据选择SRAM，其包含：多个存储器单元阵列，其包含：多个存储器单元，其每一者产生第一信号且输出第一读取数据；多个第一缓冲器，其每一者接收第一信号且输出第二信号；第一多路复用器，其接收所述多个第一读取数据和第一信号；多个第二缓冲器，其每一者接收第二信号且输出第三信号；以及第二多路复用器，其从所述多个存储器单元阵列接收多个第二读取数据且输出第三信号。 
附图说明
图1展示在读取操作中使用的常规SRAM的基本方框图。 
图2是展示根据图1的SRAM的读取操作的时序图。 
图3是在常规读取操作中使用的16k*64b SRAM的方框图。 
图4是展示图3的SRAM的读取操作的时序图。 
图5是同样在常规读取操作中使用的16k*64b SRAM的方框图。 
图6是展示图5的SRAM的读取操作的时序图。 
图7是根据本发明的用于在读取操作中自动跟踪数据的16k*64b SRAM的方框图。 
图8是图7的SRAM的时序图。 
具体实施方式
图7中展示根据本发明的用于在读取操作中自动跟踪数据的16k*64b SRAM的方框图的实施例。在所述实施例中，SRAM包含第一存储器单元阵列16、第二存储器单元阵列17、第三存储器单元阵列18和第四存储器单元阵列19，其中每一存储器单元阵列 包含存储器单元0、存储器单元1、存储器单元2和存储器单元3。如图7的左侧部分所示，使用参考数字12、13、14和15以分别指示第一存储器单元阵列16中的存储器单元0、存储器单元1、存储器单元2和存储器单元3。来自第一存储器单元阵列16中的存储器单元3、存储器单元2、存储器单元1和存储器单元0的四个SAE信号SAE_P0<3>、SAE_P0<2>、SAE_P0<1>、SAE_P0<0>被输入到缓冲器，且分别作为选择信号SI<3>、SI<2>、SI<1>和SI<0>输出。第一存储器单元阵列16中的存储器单元0、存储器单元1、存储器单元2和存储器单元3的四个读取数据被输入到第一4到1多路复用器20。接着，第一4到1多路复用器20输出第一存储器单元阵列16的读取数据RD_P0<63:0>。类似地，又针对第二存储器单元阵列17、第三存储器单元阵列18和第四存储器单元阵列19产生读取数据RD_P1<63:0>、RD_P2<63:0>和RD_P3<63:0>。 
来自第一存储器单元阵列16中的存储器单元0、存储器单元1、存储器单元2和存储器单元3的四个SAE信号被输入到“或”门(OR gate)以便产生选择信号S<0>。类似地，产生选择信号S<1>、S<2>和S<3>。四个选择信号S<0>、S<1>、S<2>和S<3>被输入到4到1多路复用器24。4到1多路复用器24还依次从4到1多路复用器20的输出端处接收读取数据RD_P0<63:0>、RD_P1<63:0>、RD_P2<63:0>和RD_P0<63:0>。图7中未展示用于第一存储器单元阵列16的另外三个4到1多路复用器。通过选择特定选择信号，4到1多路复用器24输出SRAM的读取数据RD<63:0>。 
图8中说明图7的SRAM的时序图。首先，产生SAE信号。SAE信号是脉冲，且其上升沿在存储器单元0的读取数据RD_M0<63:0>的稳定之前发生。然而，在缓冲预定时间的时间延迟之后，选择信号SI<0>的上升沿在读取数据RD_M0<63:0>的稳定之后到来。因此，在读取数据RD_P0<63:0>上没有无效数据。类似地，选择信号S<0>的上升沿在读取数据RD_P0<63:0>的稳定之后到来。因而，在读取数据RD<63:0>上没有无效数据。 
虽然在响应于对SRAM数据的读取操作的需要而提供解决方案的范围内论述上文所揭示的实施例，但所属领域的技术人员可容易采用根据本发明的相同自动跟踪方法或SRAM来提供其它类型的用途。所属领域的技术人员将在不脱离如主张的本发明的精神和范围的情况下了解到本文中所描述的内容的变化型式、修改和其它实施方案。因此，本发明不应由前述说明性描述内容界定，而是由所附权利要求书的精神和范围界定。 

Claims (17)

1.一种用于在静态随机存取存储器(SRAM)的读取操作中自动跟踪数据的方法，所述方法包含以下步骤：
所述SRAM的存储器单元阵列中的每一存储器单元输出第一信号；
用第一缓冲器缓冲所述第一信号以产生第二信号，且接着将所述第二信号输入到第一多路复用器；
所述存储器单元阵列中的所述每一存储器单元将第一读取数据输出到所述第一多路复用器；
所述第一多路复用器输出所述存储器单元阵列的第二读取数据；
将所述存储器单元阵列所产生的多个所述第一信号输入到第二缓冲器以产生第三信号；
将所述存储器单元阵列的所述第二读取数据和所述第三信号输入到第二多路复用器；以及
所述第二多路复用器输出第三读取数据，
其中，所述第一信号是读出放大器启用信号，所述第二信号是选择信号，所述第三信号是选择信号。
2.根据权利要求1所述的方法，其中所述第一缓冲器将所述第一信号延迟预定时间以产生所述第二信号。
3.根据权利要求1所述的方法，其中所述第二缓冲器将所述第一信号延迟预定时间以产生所述第三信号。
4.根据权利要求1所述的方法，所述第一多路复用器基于所述第二信号而输出所述多个所述第一读取数据中的一者。
5.根据权利要求1所述的方法，所述第二多路复用器基于所述第三信号而输出所述多个所述第二读取数据中的一者。
6.根据权利要求1所述的方法，其中所述第一或所述第二缓冲器是“或”门。
7.根据权利要求1所述的方法，其中所述读出放大器启用信号的上升沿在所述存储器单元的所述第一读取数据稳定之前发生。
8.根据权利要求1所述的方法，其中所述选择信号的上升沿在所述存储器单元的所述第一读取数据稳定之后发生。
9.根据权利要求1所述的方法，其中所述选择信号的所述上升沿在所述存储器单元阵列的所述第二读取数据稳定之前发生。
10.根据权利要求1所述的方法，其中所述选择信号的上升沿在所述存储器单元阵列的所述第二读取数据稳定之后发生。
11.一种自动跟踪数据选择SRAM，其包含：
多个存储器单元阵列，其包含：
多个存储器单元，其每一者产生第一信号且输出第一读取数据；
多个第一缓冲器，其每一者接收所述第一信号且输出第二信号；
第一多路复用器，其接收所述多个第一读取数据和所述第二信号；
多个第二缓冲器，其每一者接收所述第一信号且输出第三信号；以及
第二多路复用器，其从所述多个存储器单元阵列接收多个第二读取数据和所述第三信号且输出第三读取数据，
其中，所述第一信号是读出放大器启用信号，所述第二信号是选择信号，所述第三信号是选择信号。
12.根据权利要求11所述的自动跟踪数据选择SRAM，其中所述多个第一缓冲器中的每一者将所述第一信号延迟预定时间以产生所述第二信号。
13.根据权利要求11所述的自动跟踪数据选择SRAM，其中所述多个第二缓冲器中的每一者将所述第一信号延迟预定时间以产生所述第三信号。
14.根据权利要求11所述的自动跟踪数据选择SRAM，其中所述第一多路复用器基于所述第二信号而输出所述多个所述第一读取数据中的一者。
15.根据权利要求11所述的自动跟踪数据选择SRAM，其中所述第二多路复用器基于所述第三信号而输出所述多个所述第二读取数据中的一者。
16.根据权利要求11所述的自动跟踪数据选择SRAM，其中所述第一或所述第二缓冲器是“或”门。
17.根据权利要求11所述的自动跟踪数据选择SRAM，其中所述SRAM包含四个存储器单元阵列，且每一所述存储器单元阵列包含四个存储器单元，并且所述第一或所述第二多路复用器是一个4到1多路复用器。
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