CN101587688B - 电源顺序控制电路及所应用的栅极驱动器与液晶显示面板 - Google Patents

Abstract

一种电源顺序控制电路，接收一输入正电压与一输入负电压。电路包括一电压拉高单元，有一第一端耦接至该输入正电压，一第二端耦接至一节点，以及一控制端接收反馈的一输出正电压。一电压拉低单元有一第一端耦接至该节点，以及一第二端连接到一输出负电压。一限流开关单元具有一第一端接收该输入正电压，一第二端输出该输出正电压，以及一控制端耦接至该节点。当该输出负电压下降时，该电压拉低单元将该节点所对应的一控制电压拉降，且于该控制电压低于一启动临界值时，该限流开关单元导通以将该输入正电压传送出做为该输出正电压。

Description

电源顺序控制电路及所应用的栅极驱动器与液晶显示面板

技术领域

本发明有关于一种液晶显示器(LCD)面板的栅极驱动器，且特别是有关于一种具有电源顺序控制电路的栅极驱动器。 

背景技术

一般在液晶显示器的驱动***中，施加电压的顺序必须适当，否则会造成不能正常显示，甚或是造成损坏。举例来说，以提供给栅极驱动器的栅极高电压(VGH)与栅极低电压(VGL)为例，两者启动顺序的错误便有可能会造成电路不正常操作(例如锁住(latch-up))，进而损坏集成电路。其中，VGH与VGL是操作正电压与操作负电压，通常是由电源块提供，送给栅极驱动器。如果进入栅极驱动器的VGH信号比VGL信号早到或者VGH和VGL的信号同时间进入栅极驱动器，就可能会造成瞬间电流，又由于VGL电压一般是连接在基底(substrate)上，因此，瞬间电流流到基底时会将VGL电压抬升，若此抬升效应使VGL＞0.5～0.7V时，便会形成锁住的现象，或产生大电流进而造成集成电路的损坏。 

其避免的方式是使VGL信号进入到栅极驱动器的时间早于VGH信号，以避免造成集成电路的损坏。一般而言，从电源块(Power Block)会提供栅极高电压(VGHp)和栅极低电压(VGLp)，其中p代表由电源块送出的电压信号。VGHp和VGLp进入到栅极驱动器之前，必须利用外部元件或由时序控制器去改变电压源的顺序，使得进入栅极驱动器的VGLg早于VGHg，其中g代表输入给栅极驱动器的操作电压信号。 

图1示出传统液晶显器面板的基本架构示意图。参阅图1，时序控制器100(Timing Controller，TCON)，主要为控制显示器的操作时序的核心块，配合每个显示帧(frame)显示时序，设定水平扫描启动，并将由接口所输入的视频信号转换成给源极驱动器102使用的数据信号，一般例如是RGB的数据。数据信号传送到源极驱动器102的存储器中，并配合水平扫描，控制源极驱动器102的适当时间。 

电源块110是经由外部电源VDD输入。配合时序控制器100的控制，进而产生多组不同电平的电压至时序控制器100、源极驱动器102与栅极驱动器104。源极驱动器102经由时序控制器100的控制，将高频输入的数字视频信号储存在存储器中，配合特定的扫描线的开启，将数字视频信号转换成要输出至对应颜色的次像素108的电极的电压，以驱动像素显示面板106的数据线S1...Sn。 

栅极驱动器104经由时序控制器100的控制，循序地对特地的扫描线(G1～Gn)输出适当的ON/OFF电压，以驱动像素显示面板106的扫描线。像素显示面板106是由相当多像素以红、绿、蓝的次像素组成一像素。分别的次像素例如有一个薄膜晶体管，其栅极端乃由扫描驱动电路来控制薄膜晶体管的ON/OFF。当薄膜晶体管ON时，其源极端便会对薄膜晶体管上的电容充电到相对于所接受数据的电压电平。根据此电压电平来决定液晶偏转的角度，进而决定当背光源打到液晶时，其画面灰阶程度的表现。再藉由彩色光片将面板上多组不同灰阶程度的次像素混合出所要的颜色，构成高解析度的画面。 

如先前讨论到的，如果由电源块110送出的电压信号VGHp、VGLp直接输入给栅极驱动器104，其输入顺序没有保证VGLp会较先输入。因此，传统上会藉由一外部电路112，做电压输入顺序的控制，产生适当的VGHg、VGLg给栅极驱动器104。 

传统上改变电压源顺序的方式有很多种。图2示出传统改变电压源顺序的机制示意图。参阅图2，RC延迟是一般传统方法之一。通常是将电源块110送出的VGHp利用RC延迟的方式，使其较慢于VGLp进入到栅极驱动器104。VGHp经过一个延迟时间T后，会比VGLp晚进入到栅极驱动器104，如图2中的上部分图所示。这种方式是最简单的方式，但也有其缺点。延迟时间T取决于R*C的值，通常不适合将电阻器R与电容器C整合至集成电路内部中，其会有占用可利用面积的问题，也会造成成本问题。即使利用外部元件达到目的，也是会增加成本。又，当要关闭电源时，由于外部电容器C的值不小，造成储存于电容上的电压VGHg无法迅速放电。若此时再度开启电源，亦有机会造成电路损坏。 

另外，传统上技术有可以配合时序控制器控制VGH/VGL进入栅极驱动器的顺序。然而，这些方法须利用外部的电阻器与电容器，或是外部时序控制信号去控制VGH/VGL先后顺序，会增加复杂度和成本。 

发明内容

本发明提供一种栅极驱动技术的电源顺序控制电路，如此可以有效达到控制电压信号进入栅极驱动器的顺序。 

本发明提出一种电源顺序控制电路，接收一输入正电压与一输入负电压，以提供一输出正电压与一输出负电压给一栅极驱动器。电源顺序控制电路包括一电压拉高单元，具有一第一端耦接至该输入正电压，一第二端耦接至一节点，以及一控制端接收反馈的该输出正电压，其中该电压拉高单元为MOS晶体管。一电压拉低单元具有一第一端耦接至该节点，以及一第二端连接到该输出负电压，其中该电压拉低单元为MOS晶体管。一限流开关单元具有一第一端接收该输入正电压，一第二端输出该输出正电压，以及一控制端耦接至该节点，其中该限流开关单元为MOS晶体管或者BJT晶体管。其中当该输出负电压下降时，该电压拉低单元将该节点所对应的一控制电压拉降，且于该控制电压低于一启动临界值时，该限流开关单元导通以将该输入正电压传送出做为该输出正电压。 

本发明也提出一种栅极驱动器，用以驱动一液晶显示面板。栅极驱动器包括一栅极驱动电路，用以驱动该液晶显示面板。一电源顺序控制电路接收一输入正电压以及一输入负电压，以提供一输出正电压与一输出负电压给该栅极驱动电路。电源顺序控制电路包括一电压拉高(pull-up)单元，有一第一第一端耦接至该输入正电压，一第二端耦接至一节点，以及一控制端接收反馈的该输出正电压，其中该电压拉高单元为MOS晶体管。一电压拉低(pull-down)单元有一第一端耦接至该节点，以及一第二端连接到该输出负电压，其中该电压拉低单元为MOS晶体管。一限流开关单元具有一第一端接收该输入正电压，一第二端输出该输出正电压，以及一控制端耦接至该节点，其中该限流开关单元为MOS晶体管或者BJT晶体管。当该输出负电压下降时，该电压拉低单元将该节点所对应的一控制电压拉降，且于该控制电压低于一启动临界值时，该限流开关单元导通以将该输入正电压传送出做为该输出正电压。 

本发明也提出一种液晶显示面板，包括一像素显示单元，有多个像素；一源极驱动器；一栅极驱动器，其中该源极驱动器与该栅极驱动器驱动该些像素的显示；一电源单元，提供一操作正电压与一操作负电压；一电源顺序控制电路；以及时序控制器。电源顺序控制电路接收该操作正电压与该操作负电压做 为一输入正电压与一输入负电压，以及输出该操作正电压与该操作负电压至该栅极驱动器以做为一输出正电压与一输出负电压。该电源顺序控制电路包括一电压拉高(pull-up)单元，有一第一端耦接至该输入正电压，一第二端耦接至一节点，以及一控制端接收反馈的该输出正电压，其中该电压拉高单元为MOS晶体管。一电压拉低(pull-down)单元，有一第一端耦接至该节点，以及一第二端耦接至该输出负电压，其中该电压拉低单元为MOS晶体管。一限流开关单元有一第一端接收该输入正电压，一第二端输出该输出正电压，以及一控制端耦接至该节点，其中该限流开关单元为MOS晶体管或者BJT晶体管。其中当该输出负电压下降时，该电压拉低单元将该节点所对应的一控制电压拉降，且该控制电压低于一启动临界值时，该限流开关单元导通以将该输入正电压传送出做为该输出正电压。 

依据本发明一实施例，所述的电源顺序控制电路，其中例如该电压拉低单元的MOS晶体管用作一电阻器，连接于该电压拉低单元的该第一端与该电压拉低单元的该第二端之间。 

依据本发明一实施例，所述的电源顺序控制电路，其中例如电压拉高单元包括一第一路径，该第一路径包含至少一个PMOS晶体管，串联连接于该第一端与该第二端之间，且该PMOS晶体管的一栅极连接于该控制端。 

依据本发明一实施例，所述的电源顺序控制电路，其中例如电压拉高单元更包括至少一条第二路径，该第二路径与该第一路径相同且并联。 

依据本发明一实施例，所述的电源顺序控制电路，其中例如电压拉低单元包括一第一路径，该第一路径包含至少一个NMOS晶体管，串联连接于该第一端与该第二端之间，且该NMOS晶体管的一栅极连接于一***低电压。 

依据本发明一实施例，所述的电源顺序控制电路，其中例如电压拉低单元更包括至少一条第二路径，该第二路径与该第一路径相同且并联。 

依据本发明一实施例，所述的电源顺序控制电路，其中例如电压拉低单元的该第一路径更包括至少一个二极管连接器与该NMOS晶体管串联。 

依据本发明一实施例，所述的电源顺序控制电路，其中例如限流开关单元包括一第一路径，该第一路径包含至少一个PMOS晶体管，串联连接于该第一端与该第二端之间，且该PMOS晶体管的一栅极连接于该控制端。 

依据本发明一实施例，所述的电源顺序控制电路，其中例如限流开关单元包括至少一条第二路径，该第二路径与该第一路径相同且并联。 

依据本发明一实施例，所述的电源顺序控制电路，其中例如限流开关单元包括一第一路径，该第一路径包含至少一个BJT晶体管，串联连接于该第一端与该第二端之间，且该BJT晶体管的一基极连接于该控制端。 

依据本发明一实施例，所述的电源顺序控制电路，其中例如限流开关单元包括至少一条第二路径，该第二路径与该第一路径相同且并联。 

为让本发明之上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。 

附图说明

图1示出传统液晶显器面板的基本架构示意图。 

图2示出传统改变电压源顺序的机制示意图。 

图3(a)和3(b)示出依据本发明一实施例，电源控制机制示意图。 

图4示出依据本发明一实施例，电源顺序控制电路的示意图。 

图5示出依据本发明一实施例，液晶显示面板(LCD Panel)的***架构示意图。 

图6示出依据本发明一实施例，电源顺序控制电路的示意图。 

图7示出依据本发明一实施例，电流信号的变化示意图。 

图8示出依据本发明一实施例，电源顺序控制电路设计示意图。 

图9(a)至9(d)示出依据本发明实施例，二极管连接的几种方式示意图。 

【主要元件符号说明】 

100：时序控制器 

102：源极驱动器 

104：闸极驱动器 

106：画素显示面板 

108：次画素 

110：电源区块 

112：外部电路 

200、202：PMOS电晶体 

204、208：PMOS电晶体 

206、210：NMOS电晶体 

300：闸极驱动器 

302：电源顺序控制电路 

400、406：电压拉高单元 

402、408：限流开关单元 

404、410：电压拉低单元 

400a～400c：路径 

404a～404c：路径 

402a、402b：路径 

具体实施方式

本发明可以藉由集成电路的制作，利用MOS晶体管的临界电压来触发，以改变电压源的顺序。特别是，本发明在实施例中可以无需电阻器与电容器，因此例如可以将电路直接整合在栅极驱动器的集成电路中。也就是说，本发明可以不需要电阻器、电容器更或是控制信号，便可达到改变电压源的顺序。 

本发明为利用原本在栅极驱动器内部的限流MOS电阻，做延伸进而利用MOS元件触发的方式来改变VGH与VGL的输入时序，以能确保从电源块送出的VGH/VGL电压信号，在进入栅极驱动器内部时，能利用本发明的电路架构使得VGH在VGL达到某一电压值时才进入到栅极驱动器，避免造成电路损坏。 

于本发明，MOS元件的尺寸比的设计，就可以决定此机制是否可运行，且同时可以决定VGH和VGL电压的应用范围。因此本发明不需要外部元件与信号就达成，也因此可整合于栅极驱动器的集成电路中，对于芯片(chip)面积而言并不造成太大影响。而对整个液晶显示***而言，可省去增加外部元件的成本。 

以下举一些实施例来描述本发明，但是本发明不受限于所举实施例，且所举的实施列之间也可以相互适当结合。 

图3示出依据本发明一实施例，电源控制机制示意图。参阅图3(a)，本发明的机制是当负的电压信号VGLp的值小于一临界值时，由电源块产生的VGHp才会输出给栅极驱动器的内部电路。此外，由于本发明利用栅极驱动器原本便须具备的限流电路另作为电源控制电路使用，因此，于介绍本发明电源控制电路之前，先介绍限流电路的架构。在此请参阅图3(b)，图3(b)是限流电路的基本机制。本实施例是以PMOS晶体管做为电阻的特性做为设计基础，于VGHp与VGHg之间的一路径上，设置有一PMOS晶体管200。另外，本发明亦可采用多个相同的并联路径，如图3(b)所示，除了PMOS晶体管200以外，路径上也设置有与PMOS晶体管200相同的PMOS晶体管202。VGHp是输入的正电压信号，VGHg是输入给栅极驱动器的正电压信号。VGLp是输入的负电压信号，其与要输入给栅极驱动器的负电压信号VGLg相同，是连接在PMOS晶体管200的栅极。 

图3(b)的限流作用如下所述：栅极驱动器一般需要限流(current-limit)的电路，用于在外部电压VGHp和内部电压VGHg之间的限流。由于LCD***关闭时，必须将栅极驱动器的所有输出通道(G1～Gn)的电压电平拉到VGHg，进而打开所有像素上的薄膜晶体管(TFT)，以将像素上所储存在电容Cs和液晶电容Clc上的电荷放掉，避免下次***开机会有残影的现象产生，因此，当***关闭时，必须具有限流机制，以避免放电过程中产生瞬间大电流，而导致电路损坏；限流MOS电阻器200、202便是用来作为前述的限流机制之用，以避免瞬间大电流的产生，于本发明的一较佳实施例中，MOS电阻器200、202的W/L比会设计成具有够大的值，以确保限流机制可以正常运作。 

基于此图3的电路机制，本发明提出电源顺序控制电路。图4示出依据本发明一实施例，电源顺序控制电路的示意图。参阅图4，根据图3的机制，配合整体的栅极驱动，更达到控制电源顺序的效果。本实施例以二个相同的路径并联为例，然而就基本功能，一个路径即可达成。配合限流的PMOS电阻器200、202，其如图3的电路，但是PMOS电阻器200、202的栅极连接到控制电压VA、VB的控制端。另外，一PMOS晶体管204当作电阻器使用，连接在有输入电压VGHp的第一端以及有电压VA的控制端的二端点之间。相似地、一PMOS晶体管208当作电阻器使用，连接在有输入电压VGHp的第一端以及有电压VB的控制端的二端点之间。PMOS晶体管204、208的栅极藉由回授的方式，连接到输出电压VGHg。一NMOS晶体管206当作电阻器使用，连接在有电压VA的端点以及有输出电压VGLp的端点之间，其栅极连接到一***低压VCC，例如是地电压GND。一NMOS晶体管210当作电阻器使用，连接在有电压VB的端点以及有输出电压VGLp的端点之间，其栅极连接到一***低压VCC，例如是地电压GND。 

此实施例的电源顺序控制电路的操作机制如下。若是VGHp早于VGLp＝VGLg＝0V或VGHp和VGLp同时进入栅极驱动电路中，因为VGHg的初始设定值为0V，所以PMOS晶体管204、208会导通，使VA＝VB＝VGHp。PMOS晶体管200、202为关闭状态，此时内部VGHg仍然为0V。 

当VGLp＝VGLg＝VGL开始往下降到某一电压值时，此时NMOS晶体管206、210导通，进而将电压VA及VB拉至VGL电平，使得PMOS晶体管200、202导通。此时内部的正电压VGHg才达到VGHp电平，比VGLg 进入栅极驱动电路晚。于稳态时，PMOS晶体管204、206是关闭状态，例如可以避免构成直流路径，如VGHp→PMOS晶体管204、206→NMOS晶体管206、210→VGL，造成耗电。如此，本发明一实施例可以只要藉由PMOS晶体管204、206与NMOS晶体管206、210便可达到不论外部电压源顺序为何，而进入到栅极驱动器电路内部的顺序都是VGLg早于VGHg，确保不会有锁住(latch-up)的情形发生。 

在设计上，其例如仅须确保在所有的电压应用范围内，NMOS晶体管206、210的驱动能力大于PMOS晶体管204、206。又此四颗MOS晶体管的面积不需用到很大，不会占用可用面积，亦可降低瞬间电流。其中，由于VGHp是栅极驱动器内部电压源，于关闭时，VGHp会迅速做放电的动作，不会有习知技术中因外接稳压电容器导致放电过慢的问题产生。 

本发明的架构可直接整合于栅极驱动电路中，减少元件成本，且不会占掉太大芯片面积。在稳态时亦无直流短路电流的问题。另外，本发明电压应用范围广，只要在设计上确保NMOS晶体管206、210的驱动能力大于PMOS晶体管204、206即可。依照实验室的量测结果，电压适用范围可为VGHp＝5V～25V；VGLp＝-5V～-20V。此外，当电源关闭时，VGHp会迅速做放电的动作，不会有因外接较大稳压电容导致放电过慢的问题产生。又，本实施例电路不需其他控制信号(例如由时序控制器100额外提供的控制信号)，便可达到改变电源顺序的效果。 

图5示出依据本发明一实施例，液晶显示面板(LCD Panel)的***架构示意图。参阅图5，将如图4描述的电路302与一般的栅极驱动104整合成栅极驱动器300，应用在液晶显示面板上，提升液晶显示面板的能力。 

图6示出依据本发明一实施例，电源顺序控制电路的示意图。根据图4的电路为基础，本发明一实施例的电源顺序控制电路，接收一输入正电压VGHp与一输入负电压VGLP，以提供一输出正电压VGHg与一输出负电压VGLg给一栅极驱动器。电源顺序控制电路包括一电压拉高单元400、406，有一第一端接收输入正电压VGHp，一输出端输出一控制电压VA、VB，以及一控制端接收反馈的输出正电压VGHg。一电压拉低单元404、410有一第一端接收电压拉高单元400、406输出的控制电压VA、VB与一输出端连接到输出负电压VGLp＝VGLg。一限流开关单元402、408有一第一端接收该输入正电压，一输出端输出输出正电压VGHg，以及一控制端接收电压拉高单元 400、406输出的控制电压VA、VB。当电压拉低单元406、410的输出端的输出负电压VGLg往该输入负电压VGLp下降时，也将电压拉高单元400、406输出的控制电压VA、VB拉降，且拉降低于一启动临界值时，限流开关单元402、408导通以将输入正电压VGHp传送出做为输出正电压VGHg。 

对于操作机制上，在一条路径上主要可分为三个前述的块400、402、404。当VGHp升高早于VGLp下降时，VA/VB会被拉高到VGHp，此时限流开关单元402为关闭状态，VGHg＝0V。VGLp＝VGLg＝VGL下降至一电压电平时，电压拉高单元400及电压拉低单元404开启，其设计是IPL1＞IPH1、IPL2＞IPH2。在稳态时，VA/VB会被拉低到VGLp，此时限流开关单元402为开启状态，VGHg＝VGHp。图7示出依据本发明一实施例，电流信号的变化示意图。参阅图7，从三个块400、402、404的电流变化可以看出，VGHg可以晚于VGLg进入栅极驱动器。 

图8示出依据本发明一实施例，电源顺序控制电路设计示意图。参阅图8，电压拉高单元400，电压拉低单元404与限流开关单元402所使用的MOS晶体管的数量无需限定，且可以有多种组合。图中开放的端点，表示依需要有多种选择。 

以电压拉高单元400而言，可单单只用一颗PMOS(PH1)或两颗PMOS(PH1，PH2)以串联连接，甚至延伸至N颗PMOS(PH1，PH2，....，PHN-1，PHN)。另外，较佳方式如图4的二个路径并联，然而路径400a、400b、400c的数量也可依实际需变化。 

以电压拉低单元404而言，可单单只用一颗NMOS(PL1)或两颗NMOS(PL1，PL2)以串联方式连接，甚至延伸至N颗NMOS(PL1，PL2，....，PLN-1，PLN)以串联方式连接。另外、较佳方式如图4的二个路径并联，然而路径404a、404b、404c的数量也可依实际需变化。又依据不同的电压应用范围，可增加二极管连接(diode connect，DC)，其例如图9所示。图9示出依据本发明实施例，二极管连接的几种方式示意图。于电压拉低单元404中，二极管连接方块可为一颗或多颗BJT晶体管，例如PNP或是NPN，又或是MOS元件，例如PMOS或NMOS，以二极管连接的方式呈现，亦可为BJT和MOS的组合呈现。 

以限流开关单元402而言，其例如可以用PMOS(MCL)或是以PNP的BJT(QCL)来达成，例如路径402a、402b所示。 

本发明利用电源顺序控制电路与栅极驱动器整合，达到电源顺序的控制。 

虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。 

Claims (33)

1.一种电源顺序控制电路，接收一输入正电压与一输入负电压，以提供一输出正电压与一输出负电压给一栅极驱动器，包括：

一电压拉高单元，具有一第一端耦接至该输入正电压，一第二端耦接至一节点，以及一控制端接收反馈的该输出正电压，其中该电压拉高单元为MOS晶体管；

一电压拉低单元，具有一第一端耦接至该节点，以及一第二端连接到该输出负电压，其中该电压拉低单元为MOS晶体管；以及

一限流开关单元，具有一第一端接收该输入正电压，一第二端输出该输出正电压，以及一控制端耦接至该节点，其中该限流开关单元为MOS晶体管或者BJT晶体管；

其中当该输出负电压下降时，该电压拉低单元将该节点所对应的一控制电压拉降，且于该控制电压低于一启动临界值时，该限流开关单元导通以将该输入正电压传送出做为该输出正电压。

2.如权利要求1所述的电源顺序控制电路，其中该电压拉低单元的MOS晶体管用作一电阻器，连接于该电压拉低单元的该第一端与该电压拉低单元的该第二端之间。

3.如权利要求1所述的电源顺序控制电路，其中该电压拉高单元包括一第一路径，该第一路径包含至少一个PMOS晶体管，串联连接于该第一端与该第二端之间，且该PMOS晶体管的一栅极连接于该控制端。

4.如权利要求3所述的电源顺序控制电路，其中该电压拉高单元更包括至少一条第二路径，该第二路径与该第一路径相同且并联。

5.如权利要求1所述的电源顺序控制电路，其中该电压拉低单元包括一第一路径，该第一路径包含至少一个NMOS晶体管，串联连接于该第一端与该第二端之间，且该NMOS晶体管的一栅极连接于一***低电压。

6.如权利要求5所述的电源顺序控制电路，其中该电压拉低单元更包括至少一条第二路径，该第二路径与该第一路径相同且并联。

7.如权利要求5所述的电源顺序控制电路，其中该电压拉低单元的该第一路径更包括至少一个二极管连接器与该NMOS晶体管串联。

8.如权利要求1所述的电源顺序控制电路，是设置在一液晶显示装置中，其中该限流开关单元对于该液晶显示装置在关闭时所进行的一放电操作，进行一电流限制操作。

9.如权利要求1所述的电源顺序控制电路，其中该限流开关单元包括一第一路径，该第一路径包含至少一个PMOS晶体管，串联连接于该第一端与该第二端之间，且该PMOS晶体管的一栅极连接于该控制端。

10.如权利要求9所述的电源顺序控制电路，其中该限流开关单元包括至少一条第二路径，该第二路径与该第一路径相同且并联。

11.如权利要求1所述的电源顺序控制电路，其中该限流开关单元包括一第一路径，该第一路径包含至少一个BJT晶体管，串联连接于该第一端与该第二端之间，且该BJT晶体管的一基极连接于该控制端。

12.如权利要求11所述的电源顺序控制电路，其中该限流开关单元包括至少一条第二路径，该第二路径与该第一路径相同且并联。

13.一种栅极驱动器，用以驱动一液晶显示面板，包括：

一栅极驱动电路，用以驱动该液晶显示面板；以及

一电源顺序控制电路，接收一输入正电压以及一输入负电压，以提供一输出正电压与一输出负电压给该栅极驱动电路，该电源顺序控制电路包括：

一电压拉高单元，有一第一端耦接至该输入正电压，一第二端耦接至一节点，以及一控制端接收回馈的该输出正电压，其中该电压拉高单元为MOS晶体管；

一电压拉低单元，有一第一端耦接至该节点，以及一第二端连接到该输出负电压，其中该电压拉低单元为MOS晶体管；以及

一限流开关单元，具有一第一端接收该输入正电压，一第二端输出该输出正电压，以及一控制端耦接至该节点，其中该限流开关单元为MOS晶体管或者BJT晶体管，

其中当该输出负电压下降时，该电压拉低单元将该节点所对应的一控制电压拉降，且于该控制电压低于一启动临界值时，该限流开关单元导通以将该输入正电压传送出做为该输出正电压。

14.如权利要求13所述的栅极驱动器，其中该电源顺序控制电路与该栅极驱动电路整合于一栅极驱动芯片。

15.如权利要求13所述的栅极驱动器，其中该电源顺序控制电路的该电压拉低单元的MOS晶体管用作一电阻器，连接于该电压拉低单元的该第一端与该电压拉低单元的该第二端之间。

16.如权利要求13所述的栅极驱动器，其中该电源顺序控制电路的该电压拉高单元，包括一第一路径，该第一路径包含至少一个PMOS晶体管，串联连接于该第一端与该第二端之间，且该PMOS晶体管的一栅极连接于该控制端。

17.如权利要求16所述的栅极驱动器，其中该电源顺序控制电路的该电压拉高单元更包括至少一条第二路径，该第二路径与该第一路径相同且并联。

18.如权利要求13所述的栅极驱动器，其中该电源顺序控制电路的该电压拉低单元包括一第一路径，该第一路径包含至少一个NMOS晶体管，串联连接于该第一端与该第二端之间，且该NMOS晶体管的一栅极连接于一***低电压。

19.如权利要求18所述的栅极驱动器，其中该电源顺序控制电路的该电压拉低单元更包括至少一条第二路径，该第二路径与该第一路径相同且并联。

20.如权利要求18所述的栅极驱动器，其中该电源顺序控制电路的该电压拉低单元的该第一路径更包括至少一个二极管连接器与该NMOS晶体管串联。

21.如权利要求13所述的栅极驱动器，其中该电源顺序控制电路的该限流开关单元包括一第一路径，该第一路径包含至少一个PMOS晶体管，串联连接于该第一端与该第二端之间，且该PMOS晶体管的一栅极连接于该控制端。

22.如权利要求21所述的栅极驱动器，其中该电源顺序控制电路的该限流开关单元更包括至少一条第二路径，该第二路径与该第一路径相同且并联。

23.如权利要求13所述的栅极驱动器，其中该电源顺序控制电路的该限流开关单元包括一第一路径，该第一路径包含至少一个BJT晶体管，串联连接于该第一端与该第二端之间，且该BJT晶体管的一基极连接于该控制端。

24.如权利要求23所述的栅极驱动器，其中该电源顺序控制电路的该限流开关单元更包括至少一条第二路径，该第二路径与该第一路径相同且并联。

25.如权利要求13所述的栅极驱动器，是用以驱动一液晶显示装置，其中该电源顺序控制电路的该限流开关单元对于该液晶显示装置在关闭时所进行的一放电操作，进行一电流限制操作。

26.一种液晶显示面板，包括：

一像素显示单元，有多个像素；

一源极驱动器；

一栅极驱动器，其中该源极驱动器与该栅极驱动器驱动该些像素的显示；

一电源单元，提供一操作正电压与一操作负电压；

一电源顺序控制电路，接收该操作正电压与该操作负电压做为一输入正电压与一输入负电压，以及输出该操作正电压与该操作负电压至该栅极驱动器以做为一输出正电压与一输出负电压，该电源顺序控制电路包括：

一电压拉高单元，有一第一端耦接至该输入正电压，一第二端耦接至一节点，以及一控制端接收反馈的该输出正电压，其中该电压拉高单元为MOS晶体管；

一电压拉低单元，有一第一端耦接至该节点，以及一第二端耦接至该输出负电压，其中该电压拉低单元为MOS晶体管；以及

一限流开关单元，有一第一端接收该输入正电压，一第二端输出该输出正电压，以及一控制端耦接至该节点，其中该限流开关单元为MOS晶体管或者BJT晶体管，以及

一时序控制器，控制该源极驱动器、该栅极驱动器、该电源单元以及该电源顺序控制电路，以间接驱动该像素显示单元，

其中当该输出负电压下降时，该电压拉低单元将该节点所对应的一控制电压拉降，且该控制电压低于一启动临界值时，该限流开关单元导通以将该输入正电压传送出做为该输出正电压。

27.如权利要求26所述的液晶显示面板，其中该电源顺序控制电路与该栅极驱动器是分别的二个单元，或是整合在一起的一栅极驱动芯片。

28.如权利要求26所述的液晶显示面板，其中该电源顺序控制电路的该电压拉低单元的MOS晶体管用作一电阻器，连接于该电压拉低单元的该第一端与该电压拉低单元的该第二端之间。

29.如权利要求26所述的液晶显示面板，其中该电源顺序控制电路的该电压拉高单元，包括至少一路径，该路径包含至少一个PMOS晶体管，串联连接于该第一端与该第二端之间，且该PMOS晶体管的一栅极连接于该控制端。

30.如权利要求26所述的液晶显示面板，其中该电源顺序控制电路的该电压拉低单元包括至少一路径，该路径包含至少一个NMOS晶体管，串联连接于该第一端与该第二端之间，且该NMOS晶体管的一栅极连接于一***低电压。

31.如权利要求26所述的液晶显示面板，其中该电源顺序控制电路的该限流开关单元包括至少一路径，该路径包含至少一个PMOS晶体管，串联连接于该第一端与该第二端之间，且该PMOS晶体管的一栅极连接于该控制端。

32.如权利要求26所述的液晶显示面板，其中该电源顺序控制电路的该限流开关单元包括至少一路径，该路径包含至少一个BJT晶体管，串联连接于该第一端与该第二端之间，且该BJT晶体管的一基极连接于该控制端。

33.如权利要求26所述的液晶显示面板，其中该电源顺序控制电路的该限流开关单元对于该液晶显示面板在关闭时所进行的一放电操作，进行一电流限制操作。

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