CN101577291B

CN101577291B - 高压半导体元件装置

Info

Publication number: CN101577291B
Application number: CN2008100958617A
Authority: CN
Inventors: 蔡宏圣; 林耿立; 梁文嘉
Original assignee: Vanguard International Semiconductor Corp
Current assignee: Vanguard International Semiconductor Corp; Vanguard International Semiconductor America
Priority date: 2008-05-06
Filing date: 2008-05-06
Publication date: 2011-06-01
Anticipated expiration: 2028-05-06
Also published as: CN101577291A

Abstract

本发明提供一种高压半导体元件装置，其包括一第一型掺杂半导体基底，及一第二型掺杂外延半导体于第一型掺杂半导体基底上。一第一型体掺杂区设置于第二型掺杂外延半导体中。一浓掺杂漏极区形成于第二型掺杂外延半导体中，且与第一型体掺杂区间隔以一隔离区和一沟道区。一第二型深浓掺杂区自该浓掺杂漏极区延伸至该第一型掺杂半导体基底。一对异型浓掺杂源极区设置于该第一型体掺杂区中以及一栅极设置于该沟道区上，其间隔以一栅极介电层，其中该高压半导体元件装置是以一第一型深浓掺杂区域隔离其他元件。该装置兼具垂直与水平双扩散晶体管的优点，通过二维和三维降低表面电场结构，提升了崩溃电压，增进了晶体管耐压能力，达到了更佳的表面电场结果。

Description

高压半导体元件装置

技术领域

本发明是有关于一种半导体装置，特别是有关于特别有关于一种PIN二极管装置及其制造方法。

背景技术

高压半导体元件技术适用于高电压与高功率的集成电路领域。传统高电压半导体元件主要用于高于或大抵18V的元件应用领域。高压元件技术的优点为符合成本效益且易相容于其他工艺，已广泛应用于显示器驱动IC元件、电源供应器、电力管理、通讯、车用电子或工业控制等领域。

传统高功率元件基本上有垂直式(VDMOSFET)及水平式(LDMOSFET)，其中横向结构以双扩散金属氧化物半导体场效应晶体管为代表，纵向结构以沟槽式栅极功率晶体管为代表。

美国专利第US 6,194,761号所揭示一N-型沟道垂直扩散金属氧化物半导体晶体管。在传统垂直式双扩散金属氧化物半导体场效应晶体管(VDMOSFET)元件中，其利用两P-型体掺杂区与外延层的空乏区边界往中间夹挤所产生的结场效应晶体管(junction field effect transistor，简称JFET)效应来控制垂直导通电流大小。

图1是显示传统拟垂直扩散金属氧化物半导体(pseudo-VDMOS)晶体管元件的剖面示意图。于图1中，高压pseudo-VDMOS晶体管元件10包括一P-型掺杂半导体基底11，一N-型掺杂外延半导体13形成于该P-型掺杂半导体基底11上。一N-型浓掺杂埋藏区23设置于P-型掺杂半导体基底11与N-型掺杂外延半导体13间。两P-型体掺杂区31、37分别形成于N-型掺杂外延半导体13中，且其间隔以一沟道区。一浓掺杂漏极区21形成于该N-型掺杂外延半导体13中，且与P-型体掺杂区37之间隔以一隔离区15。一N-型深浓掺杂区25自该浓掺杂漏极区21延伸至N-型浓掺杂埋藏区23。于P-型体掺杂区31、37中，分别形成一对异型浓掺杂源极区33A、33B，以及一栅极39设置于该沟道区上，其间隔以一栅极介电层。该高压半导体元件装置是以一对P-型浓掺杂区域17和一对P-型深浓掺杂区域19隔离其他元件。于元件操作时，浓掺杂漏极区21连接漏极电压VDD，浓掺杂源极区33A、33B和栅极39连接源极电压VSS，电流路径以粗体虚线表示。此pseudo-VMOS晶体管功率元件10的优点在于易与其他CMOS元件相容，然而由P-型深浓掺杂区域19所隔离出的元件区域，占据过多的面积，使其不易与其他半导体元件整合。

美国专利第US 6,531,355号所揭示一水平扩散金属氧化物半导体晶体管(LDMOS)元件。传统LDMOSFET的基本操作原理和其他任何MOSFET相同，都是利用栅极电压來产生沟道控制流经源极和漏极之间的电流。

图2是显示传统水平扩散金属氧化物半导体(LDMOS)晶体管元件的剖面示意图。于图2中，高压水平扩散金属氧化物半导体(LDMOS)晶体管元件50包括一P-型掺杂半导体基底51，一N-型掺杂外延半导体53形成于该P-型掺杂半导体基底51上。一P-型体掺杂区67形成于N-型掺杂外延半导体53中。一N-型深浓掺杂区65形成于N-型掺杂外延半导体53中。一浓掺杂漏极区61形成于该N-型深浓掺杂区65中，且与P-型体掺杂区67之间隔以一隔离区55和一沟道区。一对异型浓掺杂源极区63A、63B形成P-型体掺杂区67中，以及一栅极69设置于该沟道区上，其间隔以一栅极介电层。该高压半导体元件装置是以一对P-型浓掺杂区域57和一对P-型深浓掺杂区域59隔离其他元件。于元件操作时，浓掺杂漏极区61连接漏极电压VDD，浓掺杂源极区63A、63B连接源极电压VSS，以及栅极69连接栅极电压VG，电流路径以粗体虚线表示。此LDVMOS晶体管功率元件50的优点在于容易制造且容易和现行的CMOS半导体技术整合。然而，LDMOSFET增加耐压的方式是增加漏极附近的漂移区长度，因此浪费了许多面积。再者，双扩散晶体管的表面电场(SurfaceField)亦限制了晶体管的耐压能力。

有鉴于此，业界急需一种高压半导体功率元件，兼顾VDMOS与LDMOS晶体管元件的耐高压特性且显著地缩减元件的级距。

发明内容

有鉴于此，为了克服上述先前技术的缺点及达成兼具元件微缩化所带来的优点。本发明实施例提供一高压(高功率)半导体装置，维持晶体管的耐压能力并缩减元件间距，以扩大工艺窗口以提升工艺良品率。

本发明的一样态在于提供一种高压半导体元件装置，包括：一第一型掺杂半导体基底；一第二型掺杂外延半导体于该第一型掺杂半导体基底上；一第一型体掺杂区于该第二型掺杂外延半导体中；一浓掺杂漏极区于该第二型掺杂外延半导体中，且与该第一型体掺杂区间隔以一隔离区和一沟道区；一第二型深浓掺杂区自该浓掺杂漏极区延伸至该第一型掺杂半导体基底；一对异型浓掺杂源极区设置于该第一型体掺杂区中；以及一栅极设置于该沟道区上，其间隔以一栅极介电层；其中该高压半导体元件装置系以一第一型浓掺杂区域隔离其他元件。

本发明的另一样态在于提供一种高压半导体元件装置，包括：一P-型掺杂半导体基底；一N-型掺杂外延半导体于该P-型掺杂半导体基底上；一N-型浓掺杂埋藏区设置于该P-型掺杂半导体基底与该N-型掺杂外延半导体间；一P-型体掺杂区于该N-型掺杂外延半导体中；一浓掺杂漏极区于该N-型掺杂外延半导体中，且与该P-型体掺杂区间隔以一隔离区和一沟道区；一N-型深浓掺杂区自该浓掺杂漏极区延伸至该P-型掺杂半导体基底；一对异型浓掺杂源极区设置于该P-型体掺杂区中；以及一栅极设置于该沟道区上，其间隔以一栅极介电层；其中该高压半导体元件装置系以一对P-型浓掺杂区域隔离其他元件。

该高压半导体元件装置，兼具垂直与水平双扩散晶体管的优点，运用了二维和三维Reduce Surface Field原理提升崩溃电压，增进了晶体管耐压能力。并通过二维和三维Reduce Surface Field结构，达到更佳的表面电场结果。

为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1是显示传统拟垂直扩散金属氧化物半导体(pseudo-VDMOS)晶体管元件的剖面示意图；

图2是显示传统水平扩散金属氧化物半导体(LDMOS)晶体管元件的剖面示意图；

图3是根据本发明的一实施例的LDMOS-FET装置的剖面示意图；

图4是根据本发明另一实施例的LDMOS-FET装置的剖面示意图；

图5A是显示现有技术的LDMOSFET元件的上视图；以及

图5B和图5C显示本发明实施例的LDMOSFET元件的上视图。

附图标号：

已知部分(图1～图2)

10～高压pseudo-VDMOS晶体管元件；

11～P-型掺杂半导体基底；

13～N-型掺杂外延半导体；

15～隔离区；

17～P-型浓掺杂区域；

19～P-型深浓掺杂区域；

21～浓掺杂漏极区；

23～N-型浓掺杂埋藏区；

25～N-型深浓掺杂区；

31、37～P-型体掺杂区；

33A、33B～一对异型浓掺杂源极区；

39～栅极；

50～高压水平扩散金属氧化物半导体(LDMOS)晶体管元件；

51～P-型掺杂半导体基底；

53～N-型掺杂外延半导体；

55～隔离区；

57～P-型浓掺杂区域；

59～P-型深浓掺杂区域；

61～浓掺杂漏极区；

65～N-型深浓掺杂区；

67～P-型体掺杂区；

63A、63B～一对异型浓掺杂源极区；

69～栅极；

VDD～漏极电压；

VSS～源极电压；

VG～栅极电压。

本发明部分(图3～图4C)

100～高压LDMOS-FET装置；

110～第一型掺杂半导体基底；

115～第二浮置第一型掺杂区；

120～第二型掺杂外延半导体层；

125～隔离区；

131～第一型浓掺杂区域；

135～第一型深浓掺杂区域；

137～浓掺杂漏极区；

139～第二型深浓掺杂区；

141～第一浮置第一型掺杂区；

143A、143B～一对异型浓掺杂源极区；

145～第一型体掺杂区；

149～栅极；

200～高压LDMOS-FET装置；

210～P-型掺杂半导体基底；

214～N-型浓掺杂埋藏区；

220～N-型掺杂外延半导体；

225～隔离区；

231～P-型浓掺杂区域；

235～P-型深浓掺杂区域；

237～浓掺杂漏极区；

239～N-型深浓掺杂区；

243A、243B～一对异型浓掺杂源极区；

245～P-型体掺杂区；

249～栅极；

VDD～漏极电压；

VSS～源极电压；

VG～栅极电压；

300～已知LDMOSFET元件；

310～P-型浓掺杂区域；

320～漏极；

330A、330B～源极；

P～级距；

400A、400B～LDMOSFET元件；

410A、410B～P-型浓掺杂区域；

420～浓掺杂漏极区；

430A和430B～浓掺杂源极。

具体实施方式

以下以各实施例详细说明并伴随着图式说明的范例，作为本发明的参考依据。在图式或说明书描述中，相似或相同的部分皆使用相同的图号。且在图式中，实施例的形状或是厚度可扩大，并以简化或是方便标示。再者，图式中各元件的部分将以分别描述说明之，值得注意的是，图中未绘示或描述的元件，为本领域技术人员所知的形式，另外，特定的实施例仅为揭示本发明使用的特定方式，其并非用以限定本发明。

本发明实施例提供一种高压金属氧化物半导体晶体管元件，兼具垂直与水平双扩散晶体管的优点，并运用了二维和三维Reduce Surface Field(简称RESURF)原理提升崩溃电压(breakdown voltage)，增进晶体管耐压能力。并通过二维和三维RESURF结构，以达到更佳的表面电场结果。

图3是根据本发明的一实施例的LDMOS-FET装置的剖面示意图。请参阅图3，一高压LDMOS-FET装置100包括一第一型掺杂半导体基底110，例如P-型单晶硅块材基底或绝缘层上有硅(SOI)基底。一第二型掺杂外延半导体层(例如N-型硅外延层)120形成于该第一型掺杂半导体基底110上。一第一型体掺杂区145于第二型掺杂外延半导体120中。一浓掺杂漏极区137形成于该第二型掺杂外延半导体120中，且与第一型体掺杂区145之间隔以一隔离区125和一沟道区。一第二型深浓掺杂区139自该浓掺杂漏极区137延伸至该第一型掺杂半导体基底110。由于形成第二型深浓掺杂区139于浓掺杂漏极区137与第一型掺杂半导体基底110之间，使得此LDMOS FET元件可承受较高的电压。一对异型浓掺杂源极区(例如N-型浓掺杂区143A和P-型浓掺杂区143B)设置于该第一型体掺杂区145中。一栅极149设置于该沟道区上，其间隔以一栅极介电层。此LDMOS FET元件置是以第一型浓掺杂区域131和第一型深浓掺杂区域135隔离其他元件，上述第一型深浓掺杂区135自该第一型浓掺杂区域131延伸至该第一型掺杂半导体基底。

根据本发明实施例，上述高压LDMOS-FET装置100还包括一第一浮置第一型掺杂区(floating first type doped region)141，设置于隔离区125下方，且位于沟道区与浓掺杂漏极区137之间。该第一浮置第一型掺杂区141用以阻障表面横向电流，且以二维型式降低表面电场，亦即通过二维方向RESURF结构来达到更好的降低表面电场的结果。

再者，高压LDMOS-FET装置100可还包括一第二浮置第一型掺杂区115设置于该第一型掺杂半导体基底110中，相对该浓掺杂漏极区137的下方。该第二浮置第一型掺杂区115用以三维型式降低表面电场，亦即通过三维方向RESURF结构来达到更好的降低表面电场的结果。

于元件操作时，浓掺杂漏极区137连接漏极电压VDD，浓掺杂源极区143A、143B连接源极电压VSS，以及栅极149连接源极电压VG，电流路径以粗体虚线表示。应注意的是，施于该栅极的电压VG与施于该漏极VDD的电压相同。或者，可选择性地，施于该栅极的电压VG与施于该漏极的电压VDD不同。

图4是根据本发明另一实施例的LDMOS-FET装置的剖面示意图。请参阅图4，一高压LDMOS-FET装置200包括一P-型掺杂半导体基底210，一N-型掺杂外延半导体220于P-型掺杂半导体基底210上。一N-型浓掺杂埋藏区214设置于P-型掺杂半导体基底210与N-型掺杂外延半导体220之间。通过设置N-型浓掺杂埋藏区214可使元件开态漏极源极间电阻(Rsdon)和崩溃电压(breakdown voltage)达最佳化。

一P-型体掺杂区245于N-型掺杂外延半导体220中。一浓掺杂漏极区237于N-型掺杂外延半导体220中，且与P-型体掺杂区245间隔以一隔离区225和一沟道区。一N-型深浓掺杂区239自该浓掺杂漏极区237延伸至该N-型浓掺杂埋藏区214。一对异型浓掺杂源极区(例如N-型浓掺杂区243A和P-型浓掺杂区243B)设置于该第一型体掺杂区245中。一栅极249设置于该沟道区上，其间隔以一栅极介电层。此LDMOS FET元件置以第一型浓掺杂区域231和第一型深浓掺杂区域235隔离其他元件，上述第一型深浓掺杂区域235自该第一型浓掺杂区域231延伸至该第一型掺杂半导体基底210。

根据本发明实施例，亦可选择性地将浮置第一型掺杂区设置于隔离区225下方，或设置于第一型掺杂半导体基底210中，通过二维(或三维)方向的RESURF结构来达到更好的降低表面电场的结果。

图5A是显示现有技术的LDMOSFET元件的上视图，相较于图5B和图5C显示本发明实施例的LDMOSFET元件的上视图。请参阅图5A，针对高电压(100V)的应用领域，已知LDMOSFET元件300的范围由P-型浓掺杂区域310定义，由漏极320和源极330A、330B构成的级距P至少为40微米(μm)。请参阅图5B，根据本发明的一实施例，LDMOSFET元件400A的范围由P-型浓掺杂区域410A定义，P-型浓掺杂源极430A和430B为环形区域分别环绕浓掺杂漏极区420，由漏极420和源极430A、430B构成的级距P可有效地降低至小于40微米(μm)。请参阅图5C，根据本发明另一实施例，LDMOSFET元件400B的范围由P-型浓掺杂区域410B定义，P-型浓掺杂源极430A和430B的长度与浓掺杂漏极区420的长度相同，由漏极420和源极430A、430B构成的级距P可有效地降低至小于40微米(μm)。

本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当以权利要求范围的界定为准。

Claims

1.一种高压半导体元件装置，其特征在于，所述高压半导体元件装置包括：

一第一型掺杂半导体基底；

一第二型掺杂外延半导体于所述第一型掺杂半导体基底上；

一第一型体掺杂区于所述第二型掺杂外延半导体中；

一浓掺杂漏极区于所述第二型掺杂外延半导体中，且与所述第一型体掺杂区间隔以一隔离区和一沟道区；

一第二浮置第一型掺杂区设置于所述第一型掺杂半导体基底中，相对所述浓掺杂漏极区的下方；

一第二型深浓掺杂区自所述浓掺杂漏极区延伸至所述第一型掺杂半导体基底；

一对异型浓掺杂源极区设置于所述第一型体掺杂区中；以及

一栅极设置于所述沟道区上，其间隔以一栅极介电层；

其中所述高压半导体元件装置是以一第一型浓掺杂区域隔离其他元件。

2.如权利要求1所述的高压半导体元件装置，其特征在于，所述高压半导体元件装置还包括一第二型浓掺杂埋藏区设置于所述第一型掺杂半导体基底与所述第二型掺杂外延半导体间。

3.如权利要求1所述的高压半导体元件装置，其特征在于，所述高压半导体元件装置还包括一第一浮置第一型掺杂区设置于所述隔离区下方，位于所述沟道区与所述浓掺杂漏极区之间。

4.如权利要求3所述的高压半导体元件装置，其特征在于，所述第一浮置第一型掺杂区用以阻障表面横向电流，且以二维型式降低表面电场。

5.如权利要求1所述的高压半导体元件装置，其特征在于，所述第二浮置第一型掺杂区用以三维型式降低表面电场。

6.如权利要求1所述的高压半导体元件装置，其特征在于，所述一对异型浓掺杂源极区包括一第一型浓掺杂源极与一第二型浓掺杂源极。

7.如权利要求6所述的高压半导体元件装置，其特征在于，所述高压半导体元件装置还包括一第一型深浓掺杂区自所述第一型浓掺杂区域延伸至所述第一型掺杂半导体基底。

8.如权利要求6所述的高压半导体元件装置，其特征在于，所述第一型浓掺杂源极的长度与所述浓掺杂漏极区的长度相同。

9.如权利要求6所述的高压半导体元件装置，其特征在于，所述第一型浓掺杂源极为一环形区域环绕所述浓掺杂漏极区。