CN101567665B - 一种数字Doherty功率放大器 - Google Patents

Abstract

本发明适用于功率放大器技术领域，提供了一种数字Doherty功率放大器，由1路主功放链路与(N-1)路峰值功放链路并联构成，多路功放链路依靠不同耦合度的定向耦合器连接起来，还包括有可根据输入信号的包络变化自动调节各功放链路的输入功率的相关电路，可以提高功放的效率，并能扩大线性功率输出范围，减小由于高峰均比而带来的非线性失真。

Description

一种数字Doherty功率放大器

技术领域

本发明属于功率放大器技术领域，尤其涉及一种数字Doherty功率放大器。 

背景技术

在射频功放的设计中，高效率功放的实现一直是设计难点之一。主要的几种功放高效率技术分别是：多赫尔蒂(Doherty)技术、包络跟踪技术、包络消除再生技术及自适应偏置技术。目前，Doherty技术已经应用于大批量生产。 

典型的Doherty功放由一个主功放和一个辅助功放在输入端和输出端之间并联组成。主功放通常工作在AB类，辅助功放则工作在C类。在整个输入信号的功率范围内主功放一直工作，而辅助功放只有在输入信号的峰值功率达到设定值时才工作。主功与输出端之间有四分之一波长的微带线(特性阻抗为Ropt)，以起到阻抗变换的作用，辅助功放与输入端之间也有四分之一波长的微带线，用于使经过辅助功放支路的信号相位滞后90°，从而与主功放的输出同相。 

Doherty功放的原理是建立在负载牵引的基础上，在不同的信号功率下，利用辅助功放的通断状态，牵引主功放输出阻抗的变化(2Ropt 

Ropt)，从而使得Doherty功放保持在高效率状态。也就是说，当输入小信号时，由于辅助功放工作在C类，因此处于截止状态，而主功放工作在AB类，此时主功放的输出等效负载为2Ropt，输入信号经过它放大，由于只有一路在工作，因此效率会很高。随着输入功率增大，主功放逐渐达到饱和状态，而辅助功放逐渐开通，来自辅助功放的电流会降低主功放输出端的等效阻抗负载(2Ropt→Ropt)，这种负载牵引效应使得主功放向负载输送的电流更多，从而使之继续维持在饱 和状态，这种情况下的输出功放效率随着输入功率的增大而提高直至辅助功放也达到饱和状态，整个Doherty功放***都会处于高效率状态。 

但是传统的模拟Doherty功放效率已不能满足实际的需求，且现有Doherty功放效率的提高受限于射频信号的峰均比，即如果射频信号的峰均比过大，则Doherty功放需要回退更多的功率以保证射频功率的线性，这又会导致功率效率的降低。而且一般的单级Doherty功放的功放增益偏低，往往对推动放大器提出了更高的要求。 

发明内容

本发明的目的在于：提供一种数字Doherty功率放大器，旨在解决现有的Doherty功放的效率无法满足实际需求，及在射频信号的峰均比过大时不能兼顾功放的线性及效率的问题。 

本发明的目的是这样实现的： 

一种数字Doherty功率放大器，由1路主功放链路与(N-1)路峰值功放链路并联构成； 

每条功放链路均包含有1个末级放大器，主功放链路中的末级放大器的工作状态在所有末级放大器中最高； 

在主功放链路与前(N-2)路峰值功放链路中，每条功放链路的输入端和输出端各级联有1个定向耦合器，第(N-1)路峰值功放链路与第(N-2)路峰值功放链路输入端和输出端的定向耦合器级联，所述输入端的定向耦合器用于将输入功率分配给所在功放链路及下一路峰值功放链路输入端的定向耦合器或第(N-1)路峰值功放链路； 

所述输出端的定向耦合器用于将下一路峰值功放链路输出端的定向耦合器或第(N-1)路峰值功放链路与所在功放链路输出的功率合成后输出至上一路功放链路输出端的定向耦合器或直接输出，及结合反射负载进行阻抗变换； 

所述N为大于或等于2的自然数。 

每条功放链路中的末级放大器与输入端之间还串联有1个或多个推动放大器，用于为所述末级放大器提供线性放大的驱动信号。 

所有功放，包括末级放大器和推动放大器的工作状态互不相同，且主功放链路中的功放的工作状态要比峰值功放链路中的功放的工作状态高，第n路峰值功放链路中的功放的工作状态要比第(n+1)路峰值功放链路中的功放的工作状态高，其中，1≤n≤N-2，在任一功放链路中，前级功放的工作状态要比后级功放的工作状态高。 

所述主功放链路中的末级放大器工作在AB类，各峰值功放链路中的末级放大器处于C类或者C类以下的工作状态，并按序依次降低。 

还包括包络检波器、FPGA、N个D/A转换器以及N个压控衰减器，所述N个压控衰减器分别串联在各功放链路中功率放大器之前， 

所述包络检波器用于实时地监测输入信号的包络变化并输出包络检波电压； 

所述FPGA用于根据包络检波器输出的包络检波电压的变化，输出控制所述N个压控衰减器增大或减小衰减值的数字控制信号； 

所述N个D/A转换器用于将FPGA输出的数字控制信号转换为模拟信号并分别输出至所述N个压控衰减器， 

所述N个压控衰减器用于根据对应的D/A转换器输出的控制电平，调节自身衰减量，控制所在功放链路的输入功率。 

所述FPGA在小信号输入时，输出加大所述(N-1)路峰值功放链路中全部或部分的压控衰减器的衰减量及减小主功放链路中的压控衰减器的衰减量的控制信号，以及在大信号输入时，输出减小所述(N-1)路峰值功放链路中全部或部分的压控衰减器的衰减量的控制信号。 

所述FPGA中预置1个或多个包络幅值门限，所述FPGA还用于根据输入信号的包络幅值所处的不同范围，控制压控衰减器增大或减小衰减值的幅度。 

所述D/A转换器为高速D/A转换器，其带宽大于两倍的包络带宽。 

同一功放链路中输入端和输出端的定向耦合器的耦合度相同，第n路功放链路中的定向耦合器的耦合度要大于第(n+1)路功放链路中的定向耦合器的耦合度，其中，1≤n≤N-1。 

本发明的突出优点是：本发明通过采用多路结构，可以使doherty功放的效率相对于现有的2路结构的doherty功放提高4％～5％，同时，通过动态跟踪信号包络的变化来实时控制功放链路的衰减值，可以实现同样在小信号输入情况下，再提高2％～3％的效率，并能扩大线性功率输出范围，减小由于高峰均比而带来的非线性失真。 

附图说明

图1是本发明实施例提供的N路数字Doherty功率放大器结构图。 

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。 

本发明实施例提供的数字Doherty功率放大器由N路功放链路并联组成，其中，一路作为主功放链路，其余(N-1)路作为峰值功放链路，其中，所述N≥2。 

多路功放链路依靠不同耦合度的定向耦合器连接起来，例如：一个两路的doherty电路可以用3dB的耦合器实现；三路的doherty电路可以用3dB和5dB实现，四路的doherty电路可以用3dB、5dB和7dB实现；等等。 

在本发明实施例中，各路功放链路中除了有一个主功放，在主功放与输入端之间还各串联有1个或多个推动放大器，用于为作为主功放的末级功放提供线性放大的驱动信号。 

所有功放(包括末级功放和推动放大器)的工作状态互不相同，且主功放 链路中的功放的工作状态要比峰值功放链路中的功放高，第n(1≤n≤N-2)路峰值功放链路中的功放的工作状态要比第(n+1)路峰值功放链路中的功放高，在每条链路中，前级功放的工作状态要比后级功放的高。 

如图1即示出了本发明实施例提供的N路数字Doherty功率放大器结构，为了便于说明，仅示出了与本发明实施例相关的部分。 

推动放大器1114、末级功放1118所在的链路即为主功放链路；推动放大器2115、末级功放2119所在的链路为第1路峰值功放链路；…；推动放大器3116、末级功放3120所在的链路为第(N-2)路峰值功放链路；推动放大器4117、末级功放4121所在的链路则为第(N-1)路峰值功放链路。 

在本发明实施例中，末级功放1118处于AB类工作状态，是整个功放中主要的功率输出源，末级功放2119、…、末级功放3120、末级功放4121则处于C类或者C类以下的工作状态，并按序依次降低，且随着N的增大，末级功放4121的工作状态更低。 

在输入端，定向耦合器1(xdB，所述x的值根据路数选定，且N越大，x也越大)17将输入端口接收的输入信号的总功率减去xdB所得的功率通过直通端口分配给主功放链路，将其余的功率通过耦合端口输出至第1路峰值功放链路输入端的定向耦合器2(x′dB，x′的值根据路数选定，且3＜x′＜x)18；定向耦合器218将输入功率减去x′dB所得的功率分配给第1路峰值功放链路，将其余功率输出至第2路峰值功放链路输入端的定向耦合器；…；定向耦合器3(3dB)19最后将输入功率减去3dB所得的功率分配给第(N-2)路峰值功放链路，将其余功率分配给第(N-1)路峰值功放链路。 

与输入端相应，在输出端也有相应个定向耦合器，且同一链路中输入端与输出端的定向耦合器的耦合度相同。输出端的定向耦合器用于实现功率合成，以及在反射负载的帮助下，实现阻抗变换。具体为，定向耦合器3′(3dB)124将第(N-1)路峰值功放链路与第(N-2)路峰值功放链路的输出功率合成后输出至第(N-3)路峰值功放链路输出端的定向耦合器，并结合反射负载3127将 输出阻抗提高1倍；…；定向耦合器2′(x′dB)123将第2路峰值功放链路输出端的定向耦合器与第1路峰值功放链路的输出功率合成后输出至定向耦合器1′(xdB)122；…；最后，定向耦合器1′122将定向耦合器2′123与主功放链路的输出功率合成后进行输出。定向耦合器1′122、定向耦合器2′123分别结合反射负载1125、反射负载2126可实现的阻抗变化的倍数分别根据其耦合度的值决定，且x、x′越大，可提高的输出阻抗倍数也越大。不同耦合度的定向耦合器所需要的反射负载是不同的，都可以用微带线与电容构成，但需要满足反射***的要求。输入端的各定向耦合器的匹配负载则均是普通的50欧姆的功率负载。 

峰值功放链路在低输入功率范围内是处于断开状态，随着总输入信号的总功率的增大，输入功率超过偏置电压的峰值功放链路(1，2，…)相继进入接通状态。相比于现有的2路Doherty功率放大器，当有2路或更多的峰值功放链路进入工作状态时，未工作在饱和状态的功放链路的输出阻抗在定向耦合器的变换下得到提升，从而可以使主功放链路的的输出阻抗变得更高，众所周知，主功放链路的输出阻抗越高，则整体功放的效率越高，当功放链路工作在饱和状态下时，输出端的定向耦合器则不再进行阻抗变换，此时，总输出功率即为各工作链路的输出功率总和，从而整体功放的峰值功率也比现有的2路结构要高。 

本发明实施例中，为了在输入射频信号的峰均比较大时仍能保证线性、高效的输出功率，所述Doherty功率放大器还包括可以根据输入信号的包络变化自动调节各功放链路的输入功率的相关电路，具体包括：包络检波器11、现场可编程门阵列(FPGA)12以及N个D/A转换器和压控衰减器，所述N个压控衰减器分别串联在各功放链路中功率放大器之前。 

包络检波器11实时地监测输入信号的包络变化并输出包络检波电压，FPGA12则根据包络检波电压的变化输出数字控制信号，所述N个D/A转换器(D/A转换器113、D/A转换器214、D/A转换器315、D/A转换器416、…)根 据FPGA12的控制信号输出快速变化的模拟控制信号，来分别控制各功放链路中的压控衰减器(压控衰减器1110、压控衰减器2111、压控衰减器3112、压控衰减器4113、…)输出相应的射频衰减。 

具体来说，在小信号输入时，FPGA12将控制峰值功放链路中的压控衰减器加大衰减量，以减小所在峰值功放链路的输入功率，同时，控制主功放链路中的压控衰减器减小衰减量，以加大主功放的输入功率，从而加大主功放的输出阻抗，提高总体功放的效率；在大信号输入时，FPGA12则将控制峰值功放链路中的压控衰减器减小衰减量，以加大所在峰值功放链路的输入功率，使功放提高，加大功放的线性功率范围，从而减小由大峰均比信号带来的非线性失真。 

所述各压控衰减器均预置有一定的衰减值。 

在本发明的一个实施例中，可预先在FPGA12中设置包络变化的门限值，当输入信号的包络幅值小于所述预置门限时，则视为小信号，否，则视为大信号。此时，对各峰值功放链路中的压控衰减器的调节是同步的。 

在本发明的另一个实施例中，可在FPGA12中预置多个不同的判决门限，根据输入信号的包络幅值所处的不同范围，不仅对各压控衰减器的衰减值是增大抑或减少进行控制，还可以对其增大抑或减少的幅度进行控制，且对于各峰值功放链路中的压控衰减器的调节可采用实时分别控制。 

上述各D/A转换器为高速D/A转换器，其带宽应满足大于两倍的包络带宽。 

延迟线可以用50欧姆特征阻抗的同轴射频线缆实现，其延迟的时间用于补偿包络检波器11检波、FPGA12控制等组成的控制电路与功放链路的时间差，实现根据信号的变化实时控制。 

本发明实施例通过采用多路结构，可以使doherty功放在额定回退及同样输出功率的情况下，效率提升4％～5％，同时，通过动态跟踪信号包络的变化来实时控制功放链路的衰减值，可以使doherty功放整体线性更优化。此外，本发明实施例利用多级放大器链路来实现doherty电路，有利于减小放大器的体积，两级doherty即可以实现体积减小约1/3，从而使doherty功放的结构 更加紧凑。 

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。 

Claims (9)

1.一种数字Doherty功率放大器，其特征在于，由1路主功放链路与(N-1)路峰值功放链路并联构成；

每条功放链路均包含有1个末级放大器，主功放链路中的末级放大器的工作状态在所有末级放大器中最高；

在主功放链路与前(N-2)路峰值功放链路中，每条功放链路的输入端和输出端各级联有1个定向耦合器，第(N-1)路峰值功放链路与第(N-2)路峰值功放链路输入端和输出端的定向耦合器级联，所述输入端的定向耦合器用于将输入功率分配给所在功放链路及下一路峰值功放链路输入端的定向耦合器或第(N-1)路峰值功放链路；

所述输出端的定向耦合器用于将下一路峰值功放链路输出端的定向耦合器或第(N-1)路峰值功放链路与所在功放链路输出的功率合成后输出至上一路功放链路输出端的定向耦合器或直接输出，及结合反射负载进行阻抗变换；

所述N为大于或等于2的自然数。

2.如权利要求1所述的数字Doherty功率放大器，其特征在于，每条功放链路中的末级放大器与输入端之间还串联有1个或多个推动放大器，用于为所述末级放大器提供线性放大的驱动信号。

3.如权利要求2所述的数字Doherty功率放大器，其特征在于，所有功放，包括末级放大器和推动放大器的工作状态互不相同，且主功放链路中的功放的工作状态要比峰值功放链路中的功放的工作状态高，第n路峰值功放链路中的功放的工作状态要比第(n+1)路峰值功放链路中的功放的工作状态高，其中，1≤n≤N-2，在任一功放链路中，前级功放的工作状态要比后级功放的工作状态高。

4.如权利要求3所述的数字Doherty功率放大器，其特征在于，所述主功放链路中的末级放大器工作在AB类，各峰值功放链路中的末级放大器处于C类或者C类以下的工作状态，并按序依次降低。 

5.如权利要求1所述的数字Doherty功率放大器，其特征在于，还包括包络检波器、FPGA、N个D/A转换器以及N个压控衰减器，所述N个压控衰减器分别串联在各功放链路中功率放大器之前，

所述包络检波器用于实时地监测输入信号的包络变化并输出包络检波电压；

所述FPGA用于根据包络检波器输出的包络检波电压的变化，输出控制所述N个压控衰减器增大或减小衰减值的数字控制信号；

所述N个D/A转换器用于将FPGA输出的数字控制信号转换为模拟信号并分别输出至所述N个压控衰减器，

所述N个压控衰减器用于根据对应的D/A转换器输出的控制电平，调节自身衰减量，控制所在功放链路的输入功率。

6.权利要求5所述的数字Doherty功率放大器，其特征在于，所述FPGA在小信号输入时，输出加大所述(N-1)路峰值功放链路中全部或部分的压控衰减器的衰减量及减小主功放链路中的压控衰减器的衰减量的控制信号，以及在大信号输入时，输出减小所述(N-1)路峰值功放链路中全部或部分的压控衰减器的衰减量的控制信号。

7.权利要求5所述的数字Doherty功率放大器，其特征在于，所述FPGA中预置1个或多个包络幅值门限，所述FPGA还用于根据输入信号的包络幅值所处的不同范围，控制压控衰减器增大或减小衰减值的幅度。

8.权利要求5所述的数字Doherty功率放大器，其特征在于，所述D/A转换器为高速D/A转换器，其带宽大于两倍的包络带宽。

9.权利要求1所述的数字Doherty功率放大器，其特征在于，同一功放链路中输入端和输出端的定向耦合器的耦合度相同，第n路功放链路中的定向耦合器的耦合度要大于第(n+1)路功放链路中的定向耦合器的耦合度，其中，1≤n≤N-1。 

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