CN101557215A - 一种电压比较器 - Google Patents

Abstract

本发明公开一种电压比较器，包括复合电路。复合电路包括第一、第二PMOS管，第一、第二NPN管，第一、第二电阻，第一、第二PMOS管的源极接电源，第一PMOS管的栅极和其漏极短接，第二PMOS管的栅极接第一PMOS管的栅极，构成电流镜，第一PMOS管的漏极接第一NPN管的集电极，第二PMOS管的漏极接第二NPN管的集电极，第一和第二NPN管的基极接采样电压，第二NPN管的发射极接第三电阻的正极，第一NPN管的发射极接第三电阻的负极，第四电阻的正极接第三电阻的负极，第四电阻的负极接地。把基准电压源和比较器合二为一，减少了电路中的器件数目，减小了静态功耗和动态功耗，缩小了集成电路芯片的有效面积。

Description

一种电压比较器

技术领域

本发明主要涉及模拟集成电路领域，尤其涉及一种内部自建基准源的电压比较器。

背景技术

集成电路(Integrated circuit，IC)已从制造在硅单芯片上的少数互连器件发展到数百万的器件。现在的集成电路提供了远远超过最初想象的性能和复杂度。为了实现复杂度和电路密度(即，能封闭到给定芯片面积上的器件数目)的改善，最小的器件特征尺寸已随着集成电路的每一代演变而变小。

增加电路密度不仅改善了集成电路的复杂度和性能，还对消费者提供了更低成本的部件。集成电路设备价值数亿甚至数十亿美元，每个设施具有一定的晶片数量，并且每个晶片在其上具有一定数量的集成电路。因此，通过使集成电路的单个器件更小，可在每个晶片上制造更多的器件。使器件更小很有挑战性，因为给定工艺、器件布局和/或***设计通常只对一定的特征尺寸有效。

这种限制的例子是电压比较器，电压比较器可集成在不同的集成电路中。电压比较器是集成运放非线性应用电路，它常应用于各种电子设备中，电压比较器广泛应用于混合信号集成电路，特别是功率集成电路，是最重要的模拟集成电路模块之一，具有重要作用。在功率集成电路中，电压比较器常用在上电复位、过压检测、欠压检测、欠压锁定、过压保护、过流保护、过温保护等电路模块中，这些电路模块对功率集成电路、后级电路***起保护作用。

在现有的电路技术中，大多数用在上电复位、过压检测、欠压检测等电路中的电压比较器，均采用独立的带隙基准电压产生电路产生基准电压，再通过独立的比较器比较采样电压和基准电压，因此现有的电压比较器具有较大的静态功耗和动态功耗，具有较多的器件数目，也因此增大了芯片的有效面积，无法进一步降低成本。

发明内容

有鉴于此，本发明的目的在于提供一种内建基准源的电压比较器，减少电路中的器件数目，减小静态功耗和动态功耗，缩小芯片的有效面积。

本发明提供了一种电压比较器，包括复合电路，所述复合电路内建基准电压源和比较器，所述复合电路用于接收采样电压，与内部基准电压比较后输出比较电压。

优选地，所述复合电路包括第一PMOS晶体管、第二PMOS晶体管、第一NPN型晶体管、第二NPN型晶体管以及第一电阻和第二电阻；

所述第一PMOS晶体管的源极和所述第二PMOS晶体管的源极接电源，所述第一PMOS晶体管的栅极和所述第一PMOS晶体管的漏极短接，所述第二PMOS晶体管的栅极和所述第一PMOS晶体管的栅极连接，构成电流镜；

所述第一PMOS晶体管的漏极接所述第一NPN型晶体管的集电极，所述第二PMOS晶体管的漏极接所述第二NPN型晶体管的集电极；

所述第一NPN型晶体管的基极和所述第二NPN型晶体管的基极作为输入端接收采样电压，所述第二NPN型晶体管的发射极接所述第一电阻的正极，所述第一NPN型晶体管的发射极接所述第一电阻的负极，所述第二电阻的正极接所述第一电阻的负极，所述第二电阻的负极接地；

所述第二PMOS晶体管的漏极和所述第二NPN型晶体管的集电极作为输出端输出比较电压。

优选地，所述第二NPN型晶体管的发射极面积是所述第一NPN型晶体管的发射极面积的4倍。

优选地，还包括：

比较结果放大电路，用于对所述比较电压进行放大，输出放大电压。

优选地，所述比较结果放大电路包括第三PMOS晶体管、第四NMOS晶体管、第五NMOS晶体管；

所述第三PMOS晶体管的栅极作为输入端接收比较电压，所述第三PMOS晶体管的源极接电源，所述第三PMOS晶体管的漏极和所述第五NMOS晶体管的漏极连接，作为输出端输出放大电压；

所述第四NMOS晶体管的栅极和漏极短接后接电流偏置，所述第四NMOS晶体管的源极接地，所述第五NMOS晶体管的栅极接所述第四NMOS晶体管的栅极，所述第五NMOS晶体管的源极接地。

优选地，还包括：

整形电路，用于将所述放大电压进行整形，输出整形电压。

优选地，所述整形电路包括第七PMOS晶体管和第八NMOS晶体管；

所述第八NMOS晶体管的源极接地，所述第七PMOS晶体管的栅极和所述第八NMOS晶体管的栅极连接，作为输入端接收放大电压；

所述第七PMOS晶体管的源极接电源，所述第七PMOS晶体管的漏极和所述第八NMOS晶体管的漏极连接，作为输出端输出整形电压。

优选地，所述整形电路的输出的上升时间和下降时间小于预设阈值，且输出的电平为电源和地电平。

优选地，还包括：

采样电路，用于接收外部电压，对外部电压进行采样，输出线性缩小的采样电压。

优选地，所述采样电路包括第三电阻和第四电阻；

所述第三电阻的正极接外部电压，所述第三电阻的负极和所述第四电阻的正极相连，作为输出端输出采样电压，所述第四电阻的负极接地。

与现有技术的电压比较器相比，本发明不需要独立的比较器比较采样电压和基准电压，而是把基准电压源和比较器合二为一，减少了电路中的器件数目，简化了设计，减小了静态功耗和动态功耗，缩小了集成电路芯片的有效面积，降低了生成成本，能更好的满足集成电路产业化生产的需要。

附图说明

图1为本发明优选实施一种电压比较器的复合电路的电路图；

图2为本发明优选实施例一种电压比较器的组成结构框图；

图3为图2所述电压比较器的具体电路原理图；

图4为图3中整形电路的具体电路原理图。

具体实施方式

为使本发明的目的、技术方案和优点表达得更加清楚明白，下面结合附图及具体实施例对本发明再作进一步详细的说明。

首先，对本发明所涉及的专业术语进行说明：

PMOS：P-channel metal oxide semiconductor FET，P沟道金属氧化物半导体场效应晶体管；

NMOS：N-channel metal oxide semiconductor FET，N沟道金属氧化物半导体场效应晶体管。

本发明的一种电压比较器，包括复合电路，所述复合电路内建基准电压源和比较器，所述复合电路用于接收采样电压，与内部基准电压比较后输出比较电压。

参照图1，示出了本发明优选实施一种电压比较器的复合电路的电路图。所述复合电路包括：第一PMOS晶体管M1、第二PMOS晶体管M2、第一NPN型晶体管Q1、第二NPN型晶体管Q2以及第一电阻R1和第一电阻R2。

其中，所述第一PMOS晶体管M1的源极和所述第二PMOS晶体管M2的源极接电源，所述第一PMOS晶体管M1的栅极和所述第一PMOS晶体管M1的漏极短接，所述第二PMOS晶体管M2的栅极和所述第一PMOS晶体管M1的栅极连接，构成电流镜。所述第一PMOS晶体管M1的漏极接所述第一NPN型晶体管Q1的集电极，所述第二PMOS晶体管M2的漏极接所述第二NPN型晶体管Q2的集电极。所述第一NPN型晶体管Q1的基极和所述第二NPN型晶体管Q2的基极作为输入端接收采样电压，所述第二NPN型晶体管Q2的发射极接所述第一电阻R1的正极，所述第一NPN型晶体管Q1的发射极接所述第一电阻R1的负极，所述第一电阻R2的正极接所述第一电阻R1的负极，所述第一电阻R2的负极接地。所述第二PMOS晶体管M2的漏极和所述第二NPN型晶体管Q2的集电极连接，作为输出端输出比较电压。

所述复合电路一方面充当带隙基准电压源，其基准电压为所述第一NPN型晶体管Q1和第二NPN型晶体管Q2的基极电压，在本发明实施例中，所述第二NPN型晶体管Q2的发射极面积是所述第一NPN型晶体管Q1的发射极面积的4倍。由下面的表达式得出：

$V_{\mathrm{bg}}=V_{\mathrm{BE}1}+2*\frac{R_4}{R_3}*V_T*\ln 4$

其中 $V_T=\frac{\mathrm{KT}}{q},$ 所述V_bg表示基准电压、V_BE1表示第一NPN型晶体管Q1的发射结(基极-发射极)电压，V_T表示热电压。

本发明实施例中利用所述基准电压，与采样后的采样电压进行比较，实现电压比较器的作用。当采样电压小于公式中的V_bg时，此时流过第一NPN型晶体管Q1的集电极电流大于流过第二NPN型晶体管Q2的集电极电流，此种结果将是第二PMOS晶体管M2的源极电压升高。当采样电压大于公式中的V_bg时，此时流过第一NPN型晶体管Q1的集电极电流小于流过第二NPN型晶体管Q2的集电极电流，此种结果将是第二PMOS晶体管M2的源极电压降低。

以上只是描述了本发明电压比较器的复合电路的一种形式，本领域的普通技术人员可以理解，所述复合电路还可以包括其他多种形式，如改变电阻的连接方式，增加一个或多个电阻与所述第一电阻R1或第二电阻R2串联，为了节约篇幅，在此不再详细描述各种电路的连接方式。

本发明实施例不需要独立的比较器比较采样电压和基准电压，而是把基准电压源和比较器合二为一，减少了电路中的器件数目，简化了设计，减小了静态功耗和动态功耗，缩小了集成电路芯片的有效面积，降低了生成成本，能更好的满足集成电路产业化生产的需要。

参见图2，示出了本发明优选实施例一种电压比较器的组成结构框图。所述电压比较器包括：

采样电路10、用于接收外部电压，对外部电压进行采样，输出线性缩小的采样电压。

与采样电路10连接的复合电路20、用于接收采样电压，并将所述采样电压与内部基准电压进行比较，输出比较电压。

与复合电路20连接的比较结果放大电路30、用于对所述比较电压进行放大，输出放大电压。

以及与所述比较结果放大电路30连接的整形电路40，用于将所述放大电压进行整形，输出整形电压。

其中，所述采样电路10输出的采样电压等于或小于外部电压。所述整形电路40的输出的上升时间和下降时间小于预设阈值，且输出的电平为电源和地电平。所述预设阈值可以根据实际需要进行限定，本发明并不对此进行限定，在本发明实施例中，优选的是所述整形电路输出的上升时间(t_rise)和下降时间(t_fall)分别为5ns和10ns，该参数可以根据后续电路的要求设定。

请结合参照图2、图3和图4，图3示出了图2所述电压比较器的具体电路原理图，图4示出了图3中整形电路的具体电路原理图。

采样电路10包括第三电阻R3和第三电阻R4；所述第三电阻R3的正极接外部电压，所述第三电阻R3的负极和所述第三电阻R4的正极相连，作为输出端输出采样电压，所述第三电阻R4的负极接地。

复合电路20包括：第一PMOS晶体管M1、第二PMOS晶体管M2、第一NPN型晶体管Q1、第二NPN型晶体管Q2以及第一电阻R1和第一电阻R2。

其中，所述第一NPN型晶体管Q1的基极和所述第二NPN型晶体管Q2的基极作为输入端接收采样电路10输出端输出的采样电压，所述第一PMOS晶体管M1的源极和所述第二PMOS晶体管M2的源极接电源，所述第一PMOS晶体管M1的栅极和所述第一PMOS晶体管M1的漏极短接，所述第二PMOS晶体管M2的栅极的所述第一PMOS晶体管M1的栅极连接，构成电流镜。所述第一PMOS晶体管M1的漏极接所述第一NPN型晶体管Q1的集电极，所述第二PMOS晶体管M2的漏极接所述第二NPN型晶体管Q2的集电极。所述第一、第二NPN型晶体管Q1、Q2的基极相连接，接采样电压。所述第二NPN型晶体管Q2的发射极接所述第一电阻R1的正极，所述第一NPN型晶体管Q1的发射极接所述第一电阻R1的负极，所述第一电阻R2的正极接所述第一电阻R1的负极，所述第一电阻R2的负极接地。所述第二PMOS晶体管M2的漏极和所述第二NPN型晶体管Q2的集电极连接，作为输出端输出比较电压。

比较结果放大电路30包括第三PMOS晶体管M3、第四NMOS晶体管M4、第五NMOS晶体管M5。

其中，所述第三PMOS晶体管M3的栅极作为输入端接收复合电路20输出端输出的比较电压，所述第三PMOS晶体管M3的源极接电源，所述第三PMOS晶体管M3的漏极和所述第五NMOS晶体管M5的漏极连接，作为输出端输出放大电压，所述第四NMOS晶体管M4的栅极和漏极短接，接电流偏置Ibs，所述第四NMOS晶体管M4的源极接地，所述第五NMOS晶体管M5的栅极接所述第四NMOS晶体管M4的栅极，所述第五NMOS晶体管M5的源极接地。

整形电路40由一个反向器组成，包括第七PMOS晶体管M7和第八NMOS晶体管M8。

其中，所述第七PMOS晶体管M7的栅极和所述第八NMOS晶体管M8的栅极连接，作为输入端接收比较结果放大电路30输出端输出的放大电压，所述第八NMOS晶体管M8的源极接地，所述第七PMOS晶体管M7的源极接电源，所述第七PMOS晶体管M7的漏极和所述第八NMOS晶体管M8的漏极连接，作为输出端输出整形电压。

其中，所述复合电路20一方面充当带隙基准电压源，其基准电压为所述第一NPN型晶体管Q1和第二NPN型晶体管Q2的基极电压，在本发明实施例中，所述第二NPN型晶体管Q2的发射极面积是所述第一NPN型晶体管Q1的发射极面积的4倍。由下面的表达式得出：

$V_{\mathrm{bg}}=V_{\mathrm{BE}1}+2*\frac{R_4}{R_3}*V_T*\ln 4$

其中，所述V_bg表示基准电压、V_BE1表示第一NPN型晶体管Q1的发射结(基极-发射极)电压，V_T表示热电压。

本发明实施例中利用所述基准电压，与采样后的采样电压进行比较，实现电压比较器的作用。当采样电压小于公式中的V_bg时，此时流过第一NPN型晶体管Q1的集电极电流大于流过第二NPN型晶体管Q2的集电极电流，此种结果将是第二PMOS晶体管M2的源极电压升高。当采样电压大于公式中的V_bg时，此时流过第一NPN型晶体管Q1的集电极电流小于流过第二NPN型晶体管Q2的集电极电流，此种结果将是第二PMOS晶体管M2的源极电压降低。

本发明实施例不需要独立的比较器比较采样电压和基准电压，而是把基准电压源和比较器合二为一，减少了电路中的器件数目，简化了设计，减小了静态功耗和动态功耗，缩小了集成电路芯片的有效面积，降低了生成成本，能更好的满足集成电路产业化生产的需要。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种电压比较器，其特征在于，包括复合电路，所述复合电路内建基准电压源和比较器，所述复合电路用于接收采样电压，与内部基准电压比较后输出比较电压。

2.根据权利要求1所述的电压比较器，其特征在于，所述复合电路包括第一PMOS晶体管、第二PMOS晶体管、第一NPN型晶体管、第二NPN型晶体管以及第一电阻和第二电阻；

所述第一PMOS晶体管的源极和所述第二PMOS晶体管的源极接电源，所述第一PMOS晶体管的栅极和所述第一PMOS晶体管的漏极短接，所述第二PMOS晶体管的栅极和所述第一PMOS晶体管的栅极连接，构成电流镜；

所述第一PMOS晶体管的漏极接所述第一NPN型晶体管的集电极，所述第二PMOS晶体管的漏极接所述第二NPN型晶体管的集电极；

所述第一NPN型晶体管的基极和所述第二NPN型晶体管的基极作为输入端接收采样电压，所述第二NPN型晶体管的发射极接所述第一电阻的正极，所述第一NPN型晶体管的发射极接所述第一电阻的负极，所述第二电阻的正极接所述第一电阻的负极，所述第二电阻的负极接地；

所述第二PMOS晶体管的漏极和所述第二NPN型晶体管的集电极作为输出端输出比较电压。

3.根据权利要求2所述的电压比较器，其特征在于：

所述第二NPN型晶体管的发射极面积是所述第一NPN型晶体管的发射极面积的4倍。

4.根据权利要求2所述的电压比较器，其特征在于，还包括：

比较结果放大电路，用于对所述比较电压进行放大，输出放大电压。

5.根据权利要求4所述的电压比较器，其特征在于，所述比较结果放大电路包括第三PMOS晶体管、第四NMOS晶体管、第五NMOS晶体管；

所述第三PMOS晶体管的栅极作为输入端接收比较电压，所述第三PMOS晶体管的源极接电源，所述第三PMOS晶体管的漏极和所述第五NMOS晶体管的漏极连接，作为输出端输出放大电压；

所述第四NMOS晶体管的栅极和漏极短接，漏极接电流偏置，所述第四NMOS晶体管的源极接地，所述第五NMOS晶体管的栅极接所述第四NMOS晶体管的栅极，所述第五NMOS晶体管的源极接地。

6.根据权利要求5所述的电压比较器，其特征在于，还包括：

整形电路，用于将所述放大电压进行整形，输出整形电压。

7.根据权利要求6所述的电压比较器，其特征在于，所述整形电路包括第七PMOS晶体管和第八NMOS晶体管；

所述第八NMOS晶体管的源极接地，所述第七PMOS晶体管的栅极和所述第八NMOS晶体管的栅极连接，作为输入端接收放大电压；

所述第七PMOS晶体管的源极接电源，所述第七PMOS晶体管的漏极和所述第八NMOS晶体管的漏极连接，作为输出端输出整形电压。

8.根据权利要求7所述的电压比较器，其特征在于：

所述整形电路的输出的上升时间和下降时间小于预设阈值，且输出的电平为电源和地电平。

9.根据权利要求8所述的电压比较器，其特征在于，还包括：

采样电路，用于接收外部电压，对外部电压进行采样，输出线性缩小的采样电压。

10.根据权利要求9所述的电压比较器，其特征在于，所述采样电路包括第三电阻和第四电阻；

所述第三电阻的正极接外部电压，所述第三电阻的负极和所述第四电阻的正极相连，作为输出端输出采样电压，所述第四电阻的负极接地。

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