KR101792463B1 - 고전압 회로에서 저전압 전계효과트랜지스터의 게이트-소스 접합을 보호하는 방법 및 장치 - Google Patents
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Abstract
저전압 전계효과트랜지스터를 보호하기 위한 보호 회로를 포함하는 고전압 회로가 개시된다. 입력 전압에 연결된 게이트를 갖는 저전압 소자인 제 1 전계효과트랜지스터는, 고전압 소자인 제 2 전계효과트랜지스터와 직렬 연결되며, 양의 전계효과트랜지스터는 제 1 도전형이다. 보호 회로는 제 3, 4, 및 5 전계효과트랜지스터를 포함한다. 상기 제 3 전계효과트랜지스터는 제 2 도전형을 가지며, 상기 입력 전압에 연결된 소스와 바디를 갖는다. 상기 제 4 전계효과트랜지스터는 상기 제 1 도전형을 가지며, 상기 제 3 전계효과트랜지스터의 드레인에 연결된 드레인, 제 2 바이어스 전압에 연결된 게이트 및 제 1 전원단에 연결된 소스와 바디를 갖는다. 상기 제 5 전계효과트랜지스터는 상기 제 1 도전형의 소자이며, 상기 입력 전압에 연결된 드레인, 상기 제 4 전계효과트랜지스터의 상기 드레인에 연결된 게이트 및 상기 제 1 전원단에 연결된 소스를 갖는다.
Description
본 발명은 고전압 회로에서 저전압 전계효과트랜지스터의 게이트-소스 접합을 보호하는 방법 및 장치에 관한 것이다.
집적 회로 제조 공정에서 상이한 항복 전압을 갖는 소자들이 제공되기도 한다. 때때로, 상기 집적 회로의 고전압 부분에 저전압 소자들을 사용하는 것은 이로울 수 있다. 그 경우에, 상기 저전압 소자는 고전압으로부터 보호되어야 한다. 전계효과트랜지스터(MOSFET; Metal Oxide Semiconductor Field Effect Transistor) 소자의 드레인-소스를 보호하는 것은, 예컨대, 두 개의 전계효과트랜지스터가 적층된 고전압 전계효과트랜지스터 배열을 사용함으로써 이루어질 수 있다. 게이트-소스 전압은, 예컨대, 게이트와 소스 사이에 연결된 다수의 다이오드들에 의해 보호될 수 있다.
이하에서 설명되는 바와 같이, 상기 저전압 소자의 게이트-소스 접합을 보호하기 위해 다이오드들을 사용하는 종래 회로는 몇몇 단점들을 가지고 있다.
본 발명의 실시예들은 고전압 회로에서 저전압 소자들을 보호하기 위한 개선된 보호 회로를 제공한다.
상술한 바와 같이, 고전압 회로의 저전압 소자를 위한 종래의 보호 회로는 만족스럽지 못하다. 종래의 보호 회로는 몇몇 단점들을 가지고 있다. 예를 들어, 다이오드 보호 회로는 전계효과트랜지스터와 동일한 온도 거동을 나타내지 않는다. 또 다른 단점은, 상이한 최대 전압이 필요할 때, 다이오드가 적층되어야 하며, 이는 회로의 최대 전압을 증감하는 최소 단위 크기가 다이오드의 순방향 전압인 것을 의미하고, 이러한 최소 단위 크기는 최신 공정들에 적용하기에는 상당히 높은 것이다(최대 전압이 작기 때문). 예를 들어, 5 V의 전원 전압을 갖는 고전압 회로에서, 저전압 소자들은 1.65 V에서 구동할 수 있으며, 이는 다이오드 턴-온 전압의 정수배가 아니다. 따라서, 다이오드를 이용하여 적절한 보호를 제공하는 것이 곤란할 수 있다.
본 발명의 실시예들은 고전압 회로에서 저전압 소자들을 보호하기 위한 개선된 보호 회로를 제공한다. 실시예에서, 상기 보호 회로는 피드백 구성(feedback configuration)의 PMOS(P형 금속 산화막 반도체) 트랜지스터 및 두 개의 NMOS(N형 금속 산화막 반도체) 트랜지스터를 포함한다. 또 다른 실시예에서, 상기 보호 회로는 피드백 구성의 NMOS 트랜지스터 및 두 개의 PMOS 트랜지스터를 포함한다. 본 발명의 실시예들은 종래의 보호 회로에 비해 많은 장점들을 제공하는 보호 회로들을 제공할 수 있다. 예를 들어, 상기 보호 회로는 저전압 소자들로 구현될 수 있다. 예를 들어, 디프 웰(deep well) 공정 또는 SOI 공정에서, 상기 보호 회로는 저전압 소자들로 구현될 수 있다. 그러나, 벌크 공정이 디프 웰을 수행하지 않는다면, 이하에서 설명되는 바와 같이, 저전압 소자를 보호하기 위한 상기 보호 회로의 몇몇 소자들은 고전압 소자들일 것이다. 가능하다면, 네이티브 고전압 소자가 사용될 수 있다. 여기서, 네이티브 NMOS(native NMOS)는 매우 낮은 문턱 전압(threshold voltage)을 갖는 NMOS이다. 또한, 상기 보호 회로는 정상 작동 모드에서 전력을 소비하지 않는다. 결과적으로, 보호되도록 구성된 노드에 단지 작은 정전 용량을 추가할 뿐이다. 또한, 특히 많은 양의 전류가 흡수되어야 한다면, MOS 트랜지스터를 사용하는 보호 회로가 다이오드를 사용하는 종래의 보호 회로들에 비해 면적 측면에서 효율적일 수 있다.
본 발명의 실시예들에 따르면, 고전압 회로는 저전압 전계효과트랜지스터(MOSFET; Metal-Oxide-Semiconductor Field Effect Transistor)를 보호하기 위한 보호 회로를 갖는다. 고전압 소자들은 전원 전압으로 구동되고, 저전압 소자들은 상기 전원 전압보다 낮은 최대 허용 전압으로 구동될 수 있다. 상기 고전압 회로에서, 제 1 전계효과트랜지스터는 제 1 도전형의 저전압 소자이며, 입력 전압에 연결된 게이트와, 제 1 전원단에 연결된 소스를 갖는다. 제 2 전계효과트랜지스터는 상기 제 1 도전형의 고전압 소자이며, 상기 제 1 전계효과트랜지스터와 캐스코드(cascode) 또는 직렬 연결될 수 있다. 상기 제 2 전계효과트랜지스터는 상기 제 1 전계효과트랜지스터의 드레인에 연결된 소스와, 제 1 바이어스 전압에 연결된 게이트를 포함할 수 있다. 보호 회로는 상기 제 1 전계효과트랜지스터의 게이트-소스 접합을 보호하기 위한 것이다. 상기 보호 회로는 제 3, 4, 및 5 전계효과트랜지스터를 포함할 수 있다. 상기 제 3 전계효과트랜지스터는 제 2 도전형의 소자이며, 상기 입력 전압에 연결된 소스를 갖는다. 상기 제 4 전계효과트랜지스터는 상기 제 1 도전형의 소자이며, 상기 제 3 전계효과트랜지스터의 드레인에 연결된 드레인과, 제 2 바이어스 전압에 연결된 게이트와, 상기 제 1 전원단에 연결된 소스 및 바디를 포함할 수 있다. 상기 제 5 전계효과트랜지스터는 상기 제 1 도전형의 소자이며, 상기 입력 전압에 연결된 드레인과, 상기 제4 전계효과트랜지스터의 상기 드레인에 연결된 게이트와, 상기 제 1 전원단에 연결된 소스를 포함할 수 있다.
본 발명의 실시예들에서, 상기 제 3 전계효과트랜지스터의 게이트 전압은, 상기 게이트 전압과 상기 제 3 전계효과트랜지스터의 게이트-소스 전압의 합이 상기 제 1 전계효과트랜지스터의 상기 최대 허용 전압보다 낮도록 구성될 수 있다.
본 발명의 실시예에서, 상기 전원 전압은 5 V이고, 상기 저전압 소자를 위한 상기 최대 허용 전압은 1.65 V일 수 있다.
상술한 회로에서, 상기 제 1 및 2 전도형의 소자들은 NMOS 트랜지스터(N형 전계효과트랜지스터)이거나, PMOS 트랜지스터(P형 전계효과트랜지스터)일 수 있다. NMOS 트랜지스터 형태에서, 상기 전원단은 전기 접지단이다. PMOS 트랜지스터 형태에서, 상기 전원단은 전원 공급단이다.
본 발명의 실시예에서, 상기 제 1 전계효과트랜지스터 및 상기 제 2 전계효과트랜지스터는 캐스코드 회로를 형성할 수 있다. 또 다른 실시예에서, 상기 제 1 전계효과트랜지스터 및 상기 제 2 전계효과트랜지스터는 제 6 전계효과트랜지스터 및 제 7 전계효과트랜지스터와 함께 전류 미러(current mirror)를 형성할 수 있다. 상기 제 6 전계효과트랜지스터는 상기 제 1 도전형의 저전압 소자이며, 상기 입력 전압에 연결된 게이트와, 제 1 전원 공급단에 연결된 소스를 갖는다. 상기 제 7 전계효과트랜지스터는 상기 제 1 도전형의 고전압 소자이며, 상기 제 6 전계효과트랜지스터와 캐스코드 또는 직렬 연결될 수 있다. 상기 제 7 전계효과트랜지스터는 상기 제 6 전계효과트랜지스터의 드레인에 연결된 소스와, 상기 제 1 바이어스 전압에 연결된 게이트를 포함할 수 있다.
본 발명의 실시예에서, 상기 제 3, 4, 및 5 전계효과트랜지스터는 단위 이득 연산 증폭기를 형성할 수 있다.
또 다른 실시예에서, 상기 보호 회로는 상기 제 3 전계효과트랜지스터의 상기 소스와 상기 제 5 전계효과트랜지스터의 상기 드레인 사이에 배치되는 별도의 저항(R)을 포함할 수 있다. 상기 저항은, 상기 보호 회로가 더 많은 전류를 흡수해야 할 때, 상기 저전압 소자의 게이트 전압을 낮출 수 있다.
본 발명의 특성과 장점들은 본 명세서의 나머지 부분들과 도면들을 참조함으로써 더욱 잘 이해될 수 있다.
본 발명의 실시예들은 종래의 보호 회로에 비해 많은 장점들을 제공하는 보호 회로들을 제공할 수 있다. 예를 들어, 상기 보호 회로는 저전압 소자들로 구현될 수 있다. 또한, 상기 보호 회로는 정상 구동 모드에서 전력이 소비되지 않는다. 결과적으로, 보호되도록 구성된 노드에 단지 작은 정전 용량을 추가할 뿐이다. 또한, 특히 많은 양의 전류가 흡수되어야 할 때, MOS 트랜지스터를 사용하는 것이 다이오드를 사용하는 종래의 보호 회로들에 비해 면적 측면에서 효율적일 수 있다.
도 1은 본 발명의 실시예에 따른 고전압 MOS 트랜지스터를 사용하여 구현된 2 단 증폭기 회로를 도시한 개략도이다.
도 2는 본 발명의 또 다른 실시예에 따라 특정 고전압 MOS 트랜지스터가 저전압 MOS 트랜지스터로 대체된 보호 회로를 포함하는, 도 1에 도시된 2 단 증폭기 회로를 도시한 개략도이다.
도 3은 본 발명의 실시예에 따른 도 2에 도시된 증폭기(200)의 블록(210)으로 도시된 일부분을 도시한 개략도이다.
도 4는 본 발명의 실시예에 따른 도 2에 도시된 증폭기(200)의 블록(220)으로 도시된 일부분을 도시한 개략도이다.
도 5는 도 2와 관련하여 상술된 상기 보호 회로의 구동에 대한 시뮬레이션 결과를 도시한 파형도이다.
도 2는 본 발명의 또 다른 실시예에 따라 특정 고전압 MOS 트랜지스터가 저전압 MOS 트랜지스터로 대체된 보호 회로를 포함하는, 도 1에 도시된 2 단 증폭기 회로를 도시한 개략도이다.
도 3은 본 발명의 실시예에 따른 도 2에 도시된 증폭기(200)의 블록(210)으로 도시된 일부분을 도시한 개략도이다.
도 4는 본 발명의 실시예에 따른 도 2에 도시된 증폭기(200)의 블록(220)으로 도시된 일부분을 도시한 개략도이다.
도 5는 도 2와 관련하여 상술된 상기 보호 회로의 구동에 대한 시뮬레이션 결과를 도시한 파형도이다.
캐스코드 회로는 아날로그 회로 설계에서 사용되기도 한다. 종래의 회로에서, 캐스코드는 직렬 연결된 2개의 전계효과트랜지스터, 즉 공통 소스단과, 고정 게이트 바이어스를 갖는 전류원을 포함할 수 있다. 종래의 고전압 응용분야에서, 상기 캐스코드 회로는 함께 적층된 두 개의 고전압 전계효과트랜지스터를 포함할 수 있다. 상기 캐스코드 회로의 저단에 저전압 소자를 가지는 것이 바람직하며, 이는 상기 저전압 소자가 고전압 소자보다 좋은 주파수 응답과 넓은 대역폭을 제공하기 때문이다. 상기 고전압 회로에서 상기 저전압 소자들을 사용하기 위해, 상기 저전압 소자들은 상기 저전압 소자의 단자들에 걸리는 고전압으로부터 보호되어야 한다.
도 1은 본 발명의 실시예에 따른 고전압 MOS 트랜지스터를 사용하여 구현된 2 단 증폭기 회로를 도시한 개략도이다. 도 2는 본 발명의 또 다른 실시예에 따라 특정 고전압 MOS 트랜지스터가 저전압 MOS 트랜지스터로 대체된 보호 회로를 포함하는, 도 1에 도시된 2 단 증폭기 회로를 도시한 개략도이다. 본 발명에 사용된 바와 같이, 고전압 소자들은 전원 전압으로 구동되고, 저전압 소자들은 상기 전원 전압보다 낮은 최대 허용 전압으로 구동될 수 있다. 예를 들어, 본 발명의 실시예에서, 상기 전원 전압은 5 V이고, 상기 고전압 소자들은 5 V로 구동하며, 저전압 소자들은 상기 전원 전압보다 낮은 최대 허용 전압, 즉 1.65 V로 구동한다.
도 1에 도시된 바와 같이, 증폭기 회로(100)는 PMOS 트랜지스터들(M1 내지 M4, M9 내지 M12, M15 내지 M16)은 물론, NMOS 트랜지스터들(M5 내지 M8, M13 내지 M14)을 포함할 수 있다. 본 발명의 실시예들에서, 증폭기 회로(100)는 연산 증폭기로서 구동할 수 있다. 본 발명의 실시예에서, 모든 MOS 트랜지스터들(M1 내지 M16)은 고전압 트랜지스터일 수 있다.
증폭기(100)에서, M3 및 M4는 M1 및 M2와 차동쌍을 형성하여 캐스코드 테일 전류원(cascoded tail current source)이 될 수 있다. M5 내지 M12는 M3 및 M4의 차동 출력 전류를 단일 출력 전류(single ended current)로 변환하는 폴디드 캐스코드 전류 미러(folded cascode current mirror)를 형성하며, 상기 단일 출력 전류는 M13의 게이트를 구동하고, 상기 M13은 공통 소스단이 되며 M14에 의해 캐스코드된다. M15 및 M16은 상기 공통 소스단을 바이어스하는 전류원을 형성한다. 출력은 출력 노드(130)에서 획득될 수 있다.
도 1에서, VCC는 양의 인가 전압이고, VSS는 접지이다. Vb1은 NMOS 전류원을 위한 바이어스 전압이고, Vb2는 PMOS 전류원을 위한 바이어스 전압이며, Vb3은 NMOS 캐스코드를 위한 바이어스 전압이며, Vb4는 PMOS 캐스코드를 위한 바이어스 전압이다. 일부 실시예들에서, PMOS 트랜지스터의 백게이트(backgate)는 따로 명시되지 않는 이상 VCC에 연결되며, NMOS 트랜지스터의 백게이트는 따로 명시되지 않는 이상 VSS에 연결된다.
도 1에 도시된 바와 같이, 증폭기 회로(100)는 두 개의 적층된 MOS 트랜지스터, 예컨대 M13 및 M14, M9 및 M11, 그리고 M10 및 M12를 갖는 고전압 캐스코드 회로를 포함할 수 있다. 캐스코드 회로의 저단에 저전압 소자를 가지는 것이 바람직할 수 있으며, 이는 상기 저전압 소자가 고전압 소자보다 좋은 주파수 응답과 넓은 대역폭을 제공하기 때문이다. 고전압 회로에서 상기 저전압 소자들을 사용하기 위해, 상기 저전압 소자는 상기 저전압 소자의 단자들에 걸리는 고전압으로부터 보호되어야 한다.
도 2는 본 발명의 또 다른 실시예에 따라 특정 고전압 MOS 트랜지스터가 저전압 MOS 트랜지스터로 대체된 보호 회로를 포함하는, 도 1에 도시된 2 단 증폭기 회로를 도시한 개략도이다. 도 2에 도시된 바와 같이, 증폭기 회로(200)는 도 1에 도시된 증폭기(100)와 유사하다. 차이점은, 도 2에 도시된 캐스코드 공통 소스단(M13, M14)에 저전압 소자(M13)를 사용하는 것을 포함한다는 것이다. 이와 유사하게, 저전압 소자들(M11, M12)은, M9 내지 M12에 의해 형성되는 전류 미러에 사용되며, 상기 전류 미러는 두 개의 캐스코드 쌍(cascode pairs)인 M9 및 M11과, M10 및 M12를 포함한다. 또한, 도 2는 저전압 소자들(M11, M12, M13)을 보호하기 위한 보호 회로들(130, 140)을 포함하며, 상기 저전압 소자들은 상기 저전압 소자들의 최대 허용 전압보다 높은 전원 전압(VCC)에서 구동할 수 있다.
도 3은 저전압 NMOS 트랜지스터(M13), 고전압 NMOS 트랜지스터(M14), 및 보호 회로(130)를 포함하는, 도 2에 도시된 증폭기(200)의 블록(210)으로 도시된 일부분을 도시한 개략도이다. 도 3에 도시된 바와 같이, 고전압 회로(210)는 제 1 전계효과트랜지스터를 포함하고, 상기 제 1 전계효과트랜지스터는 저전압 NMOS 소자(M13)이며, 도 2의 노드(120)에서 입력 전압(Vin)에 연결된 게이트와, 접지(VSS)에 연결된 소스를 갖는다. 제 2 전계효과트랜지스터(M14)은 고전압 NMOS 소자이며, 제 1 전계효과트랜지스터(M13)와 캐스코드 또는 직렬 연결될 수 있다. 제 2 전계효과트랜지스터(M14)은 제 1 전계효과트랜지스터(M13)의 드레인에 연결된 소스와, 제 1 바이어스 전압(Vb3)에 연결된 게이트를 갖는다. 또한, 도 3은 제 1 전계효과트랜지스터(M13)의 게이트-소스 접합을 보호하기 위한 보호 회로(130)를 도시한다. 보호 회로(130)는 제 3 전계효과트랜지스터(M18), 제 4 전계효과트랜지스터(M17), 및 제 5 전계효과트랜지스터(M19)을 포함할 수 있다. 제 3 전계효과트랜지스터(M18)은 PMOS 소자이며, 상기 입력 전압에 연결된 소스 및 바디와, 상기 제 1 바이어스 전압(Vb3)에 연결된 게이트를 포함할 수 있다. 제 4 전계효과트랜지스터(M17)은 NMOS 소자이며, 제 3 전계효과트랜지스터(M18)의 드레인에 연결된 드레인과, 제 2 바이어스 전압(Vb1)에 연결된 게이트와, 상기 접지(VSS)에 연결된 소스 및 바디를 포함할 수 있다. 제 5 전계효과트랜지스터(M19)은 NMOS 소자이며, 상기 입력 전압에 연결된 드레인과, 제 4 전계효과트랜지스터(M17)의 상기 드레인에 연결된 게이트와, 상기 접지(VSS)에 연결된 소스를 갖는다. 본 발명의 실시예들에서, 상기 게이트 전압과 제 3 전계효과트랜지스터(M18)의 게이트-소스 전압의 합은 제 1 전계효과트랜지스터(M13)의 최대 허용 전압보다 낮도록 구성될 수 있다.
도 3에서, 저전압 소자(M13)는 고전압 소자(M14)와 캐스코드 또는 직렬 연결될 수 있다. 보호 회로(130)는 M13의 게이트-소스 전압을 보호 회로(130)의 최대 허용 값 이하로 유지한다. 보호 회로(130)는 PMOS 소자(M18)와, NMOS 소자들(M17, M19)을 포함할 수 있다. M17은 전류원이며, M18을 바이어스한다. M18의 소스 전압이 M18의 게이트 전압과 M18의 문턱 전압 크기의 합보다 낮다면, M18은 오프될 수 있다. 전류원(M17)은 M19의 게이트를 접지(VSS)로 끌어당겨서(pull), 오프 상태로 유지한다. M13의 게이트 전압이기도 한 M18의 소스 전압이 M18의 게이트 전압과 문턱 전압의 합보다 높아지면, M18은 턴온되고, 회로(M18, M17, M19)는 3-트랜지스터 op-amp(연산 증폭기)가 된다. 상기 op-amp의 양의 입력은 M18의 게이트이고, 음의 입력은 M18의 소스이며, 출력은 M18의 드레인이다. 상기 op-amp의 출력이 자신의 음의 입력에 연결되어 있으므로, 상기 op-amp는 단위 이득 모드로 구동한다. 이는, 입력 전압을 출력으로 복사한다는 의미이다. 단지 DC 성분인 M18의 게이트-소스 전압이 더해질 뿐이다. 상기 op-amp의 상기 양의 입력인 M18의 게이트에서의 전압과, M18의 게이트-소스 전압의 합이 상기 저전압 소자(M13)의 최대 허용 전압보다 낮으면, 보호 회로(130)는 M13을 보호할 것이다.
본 발명의 실시예들에서, 보호 회로(130)는, M18의 게이트 전압의 경우에, 상기 op-amp의 출력 전압이 상기 저전압 소자의 상기 최대 허용 전압보다 항상 낮도록 구성될 수 있다. 도 3에 도시된 실시예에서, M17의 게이트는 바이어스 전압(Vb1)과 연결되어 있고, 상기 바이어스 전압(Vb1)은 NMOS 캐스코드 소자들을 위한 바이어스 전압이기도 하다. 그러나, M18의 게이트는 별도의 바이어스 전압 역시 수신할 수 있다. 또한, 상기 바이어스 전압의 값은 소자의 넓이와 길이(W/L)와, M18의 바이어스 전류와, 온도 및 공정 편차에 의존할 수 있다.
또 다른 실시예에서, 도 3에 도시된 보호 회로(130)는 M18의 소스와 M19의 드레인 사이, 즉 노드들(132, 134) 사이에 배치되는 별도의 저항(R)을 포함할 수 있다. M13의 게이트는 M19의 드레인과 연결될 수 있다. 저항(R)은, 보호 회로(130)가 더 많은 전류를 흡수해야 할 때, M13의 게이트 전압을 낮추게 할 수 있다.
도 4는 PMOS 트랜지스터들(M9~M12)과 보호 회로(140)를 포함하는, 도 2에 도시된 증폭기(200)의 블록(220)으로 도시된 일부분을 도시한 개략도이다. 보호 회로(140)는 도 3과 관련하여 상술된 보호 회로(130)의 PMOS 형태이다. 도 4에서, PMOS 소자들(M10, M12)은 도 3에 도시된 NMOS 소자들(M14, M13)과 유사하게 캐스코드 회로를 형성할 수 있다. 도 4에 도시된 바와 같이, 회로 블록(220)은 제 1 전계효과트랜지스터를 포함하고, 상기 제 1 전계효과트랜지스터는 저전압 PMOS 소자(M12)이며, 입력 전압(Vin)에 연결된 게이트와, 전원(VCC)에 연결된 소스를 포함할 수 있다. 또한 회로 블록(220)은 제 2 전계효과트랜지스터를 포함하고, 상기 제 2 전계효과트랜지스터는 고전압 PMOS 소자(M10)이며, 상기 제 1 전계효과트랜지스터(M12)와 캐스코드 또는 직렬 연결될 수 있고, 제 2 전계효과트랜지스터(M10)는 제 1 전계효과트랜지스터(M12)의 드레인에 연결된 소스와, 제 1 바이어스 전압(Vb4)에 연결된 게이트를 포함할 수 있다. 또한, M9 내지 M12는 이하에서 설명되는 바와 같이, 전류 미러를 형성할 수 있다. 또한, 회로 블록(220)은 제 1 전계효과트랜지스터(M12)의 게이트-소스 접합을 보호하기 위한 보호 회로(140)를 포함할 수 있다. 보호 회로(140)는 제 3 전계효과트랜지스터(M20), 제 4 전계효과트랜지스터(M21), 및 제 5 전계효과트랜지스터(M22)을 포함한다. 제 3 전계효과트랜지스터(M20)은 NMOS 소자이며, 상기 입력 전압(Vin)에 연결된 소스 및 바디와, 제 1 바이어스 전압(Vb4)에 연결된 게이트를 갖는다. 제 4 전계효과트랜지스터(M21)은 PMOS 소자이며, 제 3 전계효과트랜지스터(M20)의 드레인에 연결된 드레인과, 제 2 바이어스 전압(Vb2)에 연결된 게이트와, 전원단(VCC)에 연결된 소스 및 바디를 포함할 수 있다. 제 5 전계효과트랜지스터(M22)은 PMOS 소자이며, 상기 입력 전압(Vin)에 연결된 드레인과, 제 4 전계효과트랜지스터(M21)의 상기 드레인에 연결된 게이트와, 상기 전원단(VCC)에 연결된 소스를 포함할 수 있다. 본 발명의 몇몇 실시예들에서, 상기 게이트 전압과 제3 전계효과트랜지스터(M20)의 게이트-소스 전압의 합은 제 1 전계효과트랜지스터(M12)의 최대 허용 전압보다 낮도록 구성될 수 있다.
도 4에 도시된 보호 회로(140)의 구동은 상술한 도 3에 도시된 보호 회로(130)의 구동과 유사하다. 당업자는 보호 회로(130)의 설명이, NMOS가 PMOS로 대체되고 접지단이 전원단으로 대체된 보호 회로(140)에 적용될 수 있다는 것을 인식할 수 있을 것이다.
또 다른 실시예에서, 도 4에 도시된 보호 회로(140)는 M20의 소스와 M22의 드레인 사이, 즉 노드들(232, 234) 사이에 배치되는 별도의 저항(R)을 포함할 수 있다. M11 및 M12의 게이트는 M22의 드레인과 연결된다. 저항(R)은, 보호 회로(140)가 더 많은 전류를 흡수해야 할 때, M11 및 M12의 게이트 전압을 더욱 낮추게 할 수 있다.
상기 실시예에서, 제 1 전계효과트랜지스터(M12) 및 제 2 전계효과트랜지스터(M10)는 캐스코드 회로를 형성할 수 있다. 또 다른 실시예에서, 제 1 전계효과트랜지스터(M12) 및 상기 제 2 전계효과트랜지스터(M10)는 제 6 전계효과트랜지스터 및 제 7 전계효과트랜지스터와 함께 캐스코드된 전류 미러를 형성할 수 있다. 상기 제 6 전계효과트랜지스터는 상기 제 1 도전형의 저전압 소자이며, 상기 입력 전압에 연결된 게이트와, 제 1 전원 공급단에 연결된 소스를 갖는다. 상기 제 7 전계효과트랜지스터는 상기 제1 도전형의 고전압 소자이며, 상기 제 6 전계효과트랜지스터와 캐스코드 또는 직렬 연결 되어있다. 상기 제 7 전계효과트랜지스터는 상기 제 6 전계효과트랜지스터의 드레인에 연결된 소스와, 상기 제 1 바이어스 전압에 연결된 게이트를 포함할 수 있다. 도 4에 도시된 전류원은 PMOS로 형성되어 있다. 또 다른 실시예들에서, 도 3에서 설명된 상기 보호 회로(130)는 NMOS 트랜지스터로 형성된 전류원을 보호하기 위해서도 사용될 수 있다.
본 발명의 실시예들에서, 상기 보호 회로들은 저전압 소자들로 구현될 수 있다. 예를 들어, 디프 N-웰(deep N-well) 공정 또는 SOI 공정에서, 상기 제 3 전계효과트랜지스터, 상기 제 4 전계효과트랜지스터, 및 상기 제 5 전계효과트랜지스터를 포함하는 상기 보호 회로는 저전압 소자들로 구현될 수 있다. 그러나, 벌크 공정이 디프 N-웰을 포함하지 않거나 또는 비사용된다면, 저전압 PMOS 소자를 보호하기 위한 상기 보호 회로의 상기 NMOS 소자(도 4에 도시된 보호 회로의 M20)는 고전압 소자이다. 이와 유사하게, 디프 P-웰(deep P-well) 없이는, 상기 PMOS 소자(도 3에 도시된 보호 회로의 M18)는 고전압 소자이다. 가능하다면, 네이티브 고전압 NMOS가 사용될 수 있다. 여기서, 네이티브 NMOS는 매우 낮은 문턱 전압을 갖는 NMOS이다.
본 발명의 실시예들에 따른 보호 회로들은 종래 보호 회로에 비해 많은 장점들을 제공한다. 상술한 바와 같이, 상기 보호 회로는 정상 구동 모드에서 전력이 소비되지 않는다. 결과적으로, 보호되도록 구성된 노드에 단지 작은 정전 용량을 추가할 뿐이다. 정상 구동 모드에서, 피보호될 소자들(도 3에 도시된 소자(M18, M19))의 게이트에 연결된 상기 보호 회로의 소자들은 오프되며, 이는 게이트 하부에 채널이나 반전층이 없다는 의미이다. 백게이트 또는 M18의 벌크를 연결하는 것은 도 3에 도시된 노드(132)에 정전 용량을 추가하지만, M18의 크기는 작을 수 있으며, 만약 그것이 아주 중요한 사안이라면 백게이트는 VCC에 연결될 수 있다. 그 경우에 한하여, M18의 소스는 약간의 정전 용량을 노드(132)에 인가할 것이며, 그것은 역방향 바이어스 pn 접합의 정전 용량이 될 것이다. M19의 드레인 역시 역방향 바이어스 pn 접합에 정전 용량을 인가한다. 접합에 걸리는 전압이 상승하면, 역방향 바이어스 pn 접합의 정전 용량은 작아진다. 상기 보호 회로의 정전 용량은, 저전압 소자를 보호하기 위해 도 3에 도시된 노드(132) 및 VSS 사이에 다이오드들을 사용하는 회로에 비해 더 작을 수 있다. 상기 다이오드들은 노드(132)의 전압이 너무 높아지면 순방향 바이어스될 것이다. 상기 다이오드들의 정전 용량은 더 높아지며, 노드(132)에는 더 높은 전압이 걸리는데, 이는 다이오드에 걸리는 전압이 상기 순방향 전압에 가까워짐에 따라, 상기 다이오드들의 공핍 영역은 작아지기 때문이다. 특히 많은 양의 전류가 흡수되어야 할 때, MOS 트랜지스터를 사용하는 보호 회로가 다이오드를 사용하는 종래의 보호 회로들에 비해 면적 측면에서 효율적일 수 있다.
본 발명의 실시예들에 따르면, 고전압 회로의 일반적인 형태는 이하에서 설명될 수 있으며, 도 3에 도시된 NMOS 형태와 도 4에 도시된 PMOS 형태를 포함할 수 있다. 이 형태에서, 제 1 및 2 도전형의 소자들은 NMOS 트랜지스터(N형 전계효과트랜지스터)이거나 PMOS 트랜지스터(P형 전계효과트랜지스터)이며, 전원단은 전기 접지단 또는 전원 공급단일 수 있다. 상기 고전압 회로는 저전압 전계효과트랜지스터(MOSFET; Metal-Oxide-Semiconductor Field Effect Transistor) 및 보호 회로를 가지며, 고전압 소자들은 전원 전압으로 구동되고, 저전압 소자들은 상기 전원 전압보다 낮은 최대 허용 전압으로 구동될 수 있다. 제 1 전계효과트랜지스터는 제 1 도전형의 저전압 소자이며, 입력 전압에 연결된 게이트와, 제 1 전원단에 연결된 소스를 갖는다. 제2 전계효과트랜지스터는 상기 제 1 도전형의 고전압 소자이며, 상기 제 1 전계효과트랜지스터와 캐스코드 또는 직렬 연결될 수 있다. 상기 제 2 전계효과트랜지스터는 상기 제 1 전계효과트랜지스터의 드레인에 연결된 소스와, 제 1 바이어스 전압에 연결된 게이트를 포함할 수 있다. 보호 회로는 상기 제 1 전계효과트랜지스터의 게이트-소스 접합을 보호하기 위한 것이다. 상기 보호회로는 제 3, 4, 및 5 전계효과트랜지스터를 포함할 수 있다. 상기 제 3 전계효과트랜지스터는 제 2 도전형의 소자이며, 상기 입력 전압에 연결된 소스 및 바디를 포함할 수 있다. 상기 제 4 전계효과트랜지스터는 상기 제 1 도전형의 소자이며, 상기 제 3 전계효과트랜지스터의 드레인에 연결된 드레인과, 제2 바이어스 전압에 연결된 게이트와, 상기 제 1 전원단에 연결된 소스 및 바디를 포함할 수 있다. 상기 제 5 전계효과트랜지스터는 상기 제 1 도전형의 소자이며, 상기 입력 전압에 연결된 드레인과, 상기 제 4 전계효과트랜지스터의 상기 드레인에 연결된 게이트와, 상기 제1 전원단에 연결된 소스를 포함할 수 있다.
상술한 회로에서, 상기 제 1 및 2 전도형의 소자들은 NMOS 트랜지스터(N형 전계효과트랜지스터)이거나 PMOS 트랜지스터(P형 전계효과트랜지스터)일 수 있다. NMOS 트랜지스터 형태에서, 상기 전원단은 도 3에 도시된 바와 같이 전기 접지단이다. PMOS 트랜지스터 형태에서, 상기 전원단은 도 4에 도시된 바와 같이 전원 공급단이다.
상기 실시예에서, 상기 제 1 전계효과트랜지스터 및 상기 제 2 전계효과트랜지스터는 캐스코드 공통 소스 증폭기 회로(cascoded common source amplifier circuit)를 형성할 수 있다. 또 다른 실시예에서, 상기 제 1 전계효과트랜지스터 및 상기 제 2 전계효과트랜지스터는 제 6 전계효과트랜지스터 및 제 7 전계효과트랜지스터와 함께 전류 미러를 형성할 수 있다. 상기 제 6 전계효과트랜지스터는 상기 제 1 도전형의 저전압 소자이며, 상기 입력 전압에 연결된 게이트와, 제1 전원 공급단에 연결된 소스를 포함할 수 있다. 상기 제 7 전계효과트랜지스터는 상기 제1 도전형의 고전압 소자이며, 상기 제 6 전계효과트랜지스터와 캐스코드 또는 직렬 연결될 수 있다. 상기 제 7 전계효과트랜지스터는 상기 제 6 전계효과트랜지스터의 드레인에 연결된 소스와, 상기 제1 바이어스 전압에 연결된 게이트를 포함할 수 있다.
또 다른 실시예에서, 보호 회로는 도 3 및 4에 관련하여 상술한 바와 같이, 별도의 저항(R)을 포함할 수 있다. 저항(R)은, 상기 보호 회로가 더 많은 전류를 흡수해야 할 때, 저전압 소자의 게이트 전압을 낮추게 할 수 있다.
도 5는 도 2와 관련하여 상술된 상기 보호 회로의 구동에 대한 시뮬레이션 결과를 도시한 파형도이다. 커브(501)는 도 2에 도시된 출력 노드(130)에서의 전압 변화를 도시하고, 커브(503)는 도 2에 도시된 저전압 MOS 소자의 게이트 전압 변화를 도시한다. 출력 전압이 0 V 및 4 V 사이에서 변화함에 따라, MOS 트랜지스터(M13)의 게이트-소스 전압은 저전압 소자를 위한 최대 허용 값인 1.65 V 이하에서 변화하는 것을 볼 수 있다.
상기에서 본 발명의 특정 실시예들에 대해 설명하고 있으나, 상기 설명이 본 발명의 범위를 제한하는 것으로 해석되어서는 안 된다. 본 개시에서 설명된 예시들과 실시예들은 설명하기 위한 것일 뿐이며, 이를 고려하여 다양한 수정 및 변경이 가능하다.
100: 증폭기
130: 출력 노드 또는 보호 회로
140: 보호 회로
200: 증폭기
130: 출력 노드 또는 보호 회로
140: 보호 회로
200: 증폭기
Claims (20)
- 저전압 전계효과트랜지스터(MOSFET; Metal-Oxide-Semiconductor Field Effect Transistor) 을 보호하기 위한 보호 회로를 포함하며, 고전압 소자들은 전원 전압으로 구동되고 저전압 소자들은 상기 전원 전압보다 낮은 최대 허용 전압으로 구동되는 고전압 회로에 있어서,
제 1 도전형의 저전압 소자이며, 입력 전압에 연결된 게이트 및 제 1 전원단에 연결된 소스를 갖는 제 1 전계효과트랜지스터;
상기 제 1 도전형의 고전압 소자이며, 상기 제 1 전계효과트랜지스터와 직렬 연결되고, 상기 제 1 전계효과트랜지스터의 드레인에 연결된 소스 및 제 1 바이어스 전압에 연결된 게이트를 갖는 제2 전계효과트랜지스터; 및
상기 제 1 전계효과트랜지스터의 게이트-소스 접합을 보호하기 위한 보호 회로를 포함하며,
상기 보호 회로는
제 2 도전형의 소자이며, 상기 입력 전압에 연결된 소스를 갖는 제 3 전계효과트랜지스터;
상기 제 1 도전형의 소자이며, 상기 제3 전계효과트랜지스터의 드레인에 연결된 드레인, 제2 바이어스 전압에 연결된 게이트 및 상기 제1 전원단에 연결된 소스와 바디를 갖는 제 4 전계효과트랜지스터; 및
상기 제 1 도전형의 소자이며, 상기 입력 전압에 연결된 드레인, 상기 제 4 전계효과트랜지스터의 상기 드레인에 연결된 게이트 및 상기 제 1 전원단에 연결된 소스를 갖는 제 5 전계효과트랜지스터를 포함하는, 고전압 회로. - 제1항에 있어서,
상기 제 3 전계효과트랜지스터의 게이트 전압은, 상기 게이트 전압과 상기 제 3 전계효과트랜지스터의 게이트-소스 전압의 총합이 상기 제 1 전계효과트랜지스터의 최대 허용 전압보다 낮도록 구성된 고전압 회로. - 제1항에 있어서,
상기 제 1 도전형은 N형이고, 상기 제 2 도전형은 P 형이며, 상기 제 1 전원단은 접지단인 고전압 회로. - 제1항에 있어서,
상기 제 1 도전형은 P 형이고, 상기 제 2 도전형은 N 형이며, 상기 제 1 전원단은 전원 공급단인 고전압 회로. - 제1항에 있어서,
상기 제 3, 4, 및 5 전계효과트랜지스터가 단위 이득 연산 증폭기를 구성하는 고전압 회로. - 제1항에 있어서,
상기 제 1 전계효과트랜지스터의 바디는 상기 제 1 전원단에 연결되고, 상기 제 2 전계효과트랜지스터의 바디는 상기 제 1 전원단 또는 상기 제 2 전계효과트랜지스터의 상기 소스에 연결되는 고전압 회로. - 제1항에 있어서,
상기 보호 회로는 상기 제 3 전계효과트랜지스터의 상기 소스와 상기 제 5 전계효과트랜지스터의 상기 드레인 사이에 배치되는 저항을 더 포함하는 고전압 회로. - 제1항에 있어서,
상기 전원 전압은 5 V이고, 상기 저전압 소자를 위한 상기 최대 허용 전압은 1.65 V인 고전압 회로. - 제1항에 있어서,
상기 제 1 도전형의 저전압 소자이며, 상기 입력 전압에 연결된 게이트 및 제 1 전원 공급단에 연결된 소스를 갖는 제 6 전계효과트랜지스터; 및
상기 제1 도전형의 고전압 소자이며, 상기 제 6 전계효과트랜지스터와 직렬 연결되어 있고, 상기 제 6 전계효과트랜지스터의 드레인에 연결된 소스 및 상기 제1 바이어스 전압에 연결된 게이트를 갖는 제7 전계효과트랜지스터를 더 포함하고,
상기 제 1 전계효과트랜지스터, 상기 제 2 전계효과트랜지스터, 상기 제 6 전계효과트랜지스터, 및 상기 제 7 전계효과트랜지스터는 전류 미러를 형성하는 고전압 회로. - 제9항에 있어서,
상기 제 6 전계효과트랜지스터의 바디는 상기 제1 전원단에 연결되고, 상기 제 7 전계효과트랜지스터의 바디는 상기 제1 전원단 또는 상기 제7 전계효과트랜지스터의 상기 소스에 연결되는 고전압 회로. - 저전압 전계효과트랜지스터 소자를 보호하기 위한 보호 회로를 포함하며, 고전압 소자들은 전원 전압으로 구동되고 저전압 소자들은 상기 전원 전압보다 낮은 최대 허용 전압으로 구동되는 고전압 회로에 있어서,
저전압 NMOS 소자이며, 입력 전압에 연결된 게이트 및 접지에 연결된 소스를 갖는 제 1 전계효과트랜지스터;
고전압 NMOS 소자이며, 상기 제 1 전계효과트랜지스터와 직렬 연결되어 있고, 상기 제 1 전계효과트랜지스터의 드레인에 연결된 소스 및 제 1 바이어스 전압에 연결된 게이트를 갖는 제 2 전계효과트랜지스터; 및
상기 제 1 전계효과트랜지스터의 게이트-소스 접합을 보호하기 위한 보호 회로를 포함하며,
상기 보호 회로는
PMOS 소자이며, 상기 입력 전압에 연결된 소스와 바디 및 상기 제1 바이어스 전압에 연결된 게이트를 갖는 제 3 전계효과트랜지스터;
NMOS 소자이며, 상기 제 3 전계효과트랜지스터의 드레인에 연결된 드레인, 제2 바이어스 전압에 연결된 게이트 및 상기 접지에 연결된 소스와 바디를 갖는 제 4 전계효과트랜지스터; 및
NMOS 소자이며, 상기 입력 전압에 연결된 드레인, 상기 제 4 전계효과트랜지스터의 상기 드레인에 연결된 게이트 및 상기 접지에 연결된 소스를 갖는 제 5 전계효과트랜지스터를 포함하는, 고전압 회로. - 제11항에 있어서,
상기 제 3 전계효과트랜지스터의 게이트 전압은, 상기 게이트 전압과 상기 제 3 전계효과트랜지스터의 게이트-소스 전압의 합이 상기 제1 전계효과트랜지스터의 최대 허용 전압보다 낮도록 구성된 고전압 회로. - 제11항에 있어서,
제1 도전형의 저전압 소자이며, 상기 입력 전압에 연결된 게이트 및 제1 전원 공급단에 연결된 소스를 갖는 제6 전계효과트랜지스터; 및
상기 제1 도전형의 고전압 소자이며, 상기 제6 전계효과트랜지스터와과 직렬 연결되어 있고, 상기 제6 전계효과트랜지스터의 드레인에 연결된 소스 및 상기 제1 바이어스 전압에 연결된 게이트를 갖는 제7 전계효과트랜지스터를을 더 포함하고,
상기 제1 전계효과트랜지스터, 상기 제2 전계효과트랜지스터, 상기 제6 전계효과트랜지스터, 및 상기 제7 전계효과트랜지스터는은 전류 미러를 형성하는 고전압 회로. - 제11항에 있어서,
상기 보호 회로는 상기 제3 전계효과트랜지스터의 상기 소스와 상기 제5 전계효과트랜지스터의 상기 드레인 사이에 배치되는 저항을 더 포함하는 고전압 회로. - 제11항에 있어서,
상기 전원 전압은 5V이고, 상기 저전압 소자를 위한 상기 최대 허용 전압은 1.65V인 고전압 회로. - 저전압 전계효과트랜지스터 소자를 보호하기 위한 보호 회로를 포함하며, 고전압 소자들은 전원 전압으로 구동되고 저전압 소자들은 상기 전원 전압보다 낮은 최대 허용 전압으로 구동되는 고전압 회로에 있어서,
저전압 PMOS 소자이며, 입력 전압에 연결된 게이트 및 전원단에 연결된 소스를 갖는 제1 전계효과트랜지스터;
고전압 PMOS 소자이며, 상기 제1 전계효과트랜지스터와과 직렬 연결되어 있고, 상기 제1 전계효과트랜지스터의 드레인에 연결된 소스 및 제1 바이어스 전압에 연결된 게이트를 갖는 제2 전계효과트랜지스터; 및
상기 제1 전계효과트랜지스터의 게이트-소스 접합을 보호하기 위한 보호 회로를 포함하며,
상기 보호 회로는
NMOS 소자이며, 상기 입력 전압에 연결된 소스 및 상기 제1 바이어스 전압에 연결된 게이트를 갖는 제 3 전계효과트랜지스터;
PMOS 소자이며, 상기 제 3 전계효과트랜지스터의 드레인에 연결된 드레인, 제 2 바이어스 전압에 연결된 게이트 및 전원 공급단에 연결된 소스와 바디를 갖는 제 4 전계효과트랜지스터; 및
제 1 도전형의 PMOS 소자이며, 상기 입력 전압에 연결된 드레인, 상기 제 4 전계효과트랜지스터의 상기 드레인에 연결된 게이트 및 상기 전원 공급단에 연결된 소스를 갖는 제 5 전계효과트랜지스터를을 포함하는, 고전압 회로. - 제16항에 있어서,
상기 제3 전계효과트랜지스터의 게이트 전압은, 상기 게이트 전압과 상기 제3 전계효과트랜지스터의 게이트-소스 전압의 합이 상기 제1 전계효과트랜지스터의 최대 허용 전압보다 낮도록 구성된 고전압 회로. - 제16항에 있어서,
상기 제 1 도전형의 저전압 소자이며, 상기 입력 전압에 연결된 게이트 및 제 1 전원 공급단에 연결된 소스를 갖는 제 6 전계효과트랜지스터; 및
상기 제 1 도전형의 고전압 소자이며, 상기 제 6 전계효과트랜지스터와 직렬 연결되고, 상기 제 6 전계효과트랜지스터의 드레인에 연결된 소스 및 상기 제 1 바이어스 전압에 연결된 게이트를 갖는 제 7전계효과트랜지스터를 더 포함하고,
상기 제 1 전계효과트랜지스터, 상기 제 2 전계효과트랜지스터, 상기 제 6 전계효과트랜지스터, 및 상기 제 7 전계효과트랜지스터는 전류 미러를 형성하는 고전압 회로. - 제16항에 있어서,
상기 보호 회로는 상기 제 3 전계효과트랜지스터의 상기 소스와 상기 제 5 전계효과트랜지스터의 상기 드레인 사이에 배치되는 저항을 더 포함하는 고전압 회로. - 제16항에 있어서,
상기 전원 전압은 5 V이고, 상기 저전압 소자를 위한 상기 최대 허용 전압은 1.65 V인 고전압 회로.
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