CN101552598A

CN101552598A - 切换式功率晶体管的栅极驱动电路

Info

Publication number: CN101552598A
Application number: CNA2008100905696A
Authority: CN
Inventors: 陈锦扬
Original assignee: Elite Semiconductor Memory Technology Inc
Current assignee: Elite Semiconductor Memory Technology Inc
Priority date: 2008-04-03
Filing date: 2008-04-03
Publication date: 2009-10-07
Anticipated expiration: 2028-04-03
Also published as: CN101552598B

Abstract

一种用来切换功率晶体管的栅极驱动电路，包含有一晶体管对、一第一导电路径以及一第二导电路径，晶体管对电连接于功率晶体管的栅极，以控制功率晶体管的导通与否，第一导电路径电连接于功率晶体管的栅极以及晶体管对，并且具有一固定电阻值，第二导电路径电连接于功率晶体管的栅极以及晶体管对，并且具有一对应于功率晶体管栅极电压而改变的可变电阻值。

Description

切换式功率晶体管的栅极驱动电路

技术领域

本发明涉及一种驱动电路，特别是指一种用来切换功率晶体管的驱动电路。

背景技术

功率晶体管应用于提供大电流给负载的情形，因此，确定功率晶体管导通与关闭的顺序十分重要，以避免因短路电流流过功率晶体管而导致功率损耗甚至损坏。例如，D类放大器包含了由一P型功率晶体管与一N型功率晶体管所组成的输出级来分别提供输出电流，请参考图1，图1为D类放大器输出电路10，其中包含了一输出级15与栅极驱动电路30、35，输出级15包含有一P型功率晶体管20与一N型功率晶体管25，此二功率晶体管栅极电压分别由栅极驱动电路30、35控制，栅极驱动电路30、35不能同时导通P型功率晶体管20与N型功率晶体管25以避免短路电流从电源VDD流至地。输出级15在正常操作时P型功率晶体管20与N型功率晶体管25其中之一是不导通的，而在转换时间(transition time)时，栅极驱动电路30、35首先令P型功率晶体管20与N型功率晶体管25两者皆不导通，然后再导通两者其中之一。通常来说，较长的转换时间会造成较大的输出失真(因为两个功率晶体管皆不导通)，而较短的转换时间会造成较大的电磁干扰(EMI)(因为负载具有电感特性)，本发明目的之一即为找出一种控制机制能够平衡输出失真与电磁干扰，亦即提供具有适当转换时间的栅极控制电路。

图2A与图2B为图1中N型功率晶体管25栅极电压与漏极电压分别在较快与较慢栅极电压转换下的电压示意图，众所皆知金属氧化物半导体晶体管在漏极与栅极间距有寄生电容，因此当栅极电压V_G接近该晶体管的临界电压V_TH时漏极电压V_D会上升，栅极电压V_G会在一段时间内维持定值直到漏极电压V_D达到一定电压，总转换时间(transition time)等于T₁加T₂，T₂正比于T₁，所以总转换时间是由T₁来决定。在图2A中，V_G与V_D改变较快，导致转换时间较短以及产生较强的电磁干扰(EMI)效应；在图2B中，V_G与V_D改变较慢，导致转换时间较长以及产生较大的输出失真，事实上，P型功率晶体管一样必须解决相同的问题。

发明内容

由是，本发明的主要目的，即在于提供一种功率晶体管驱动电路，该驱动电路包含两不同的导电路径使得电流能从功率晶体管栅极流出，以控制功率晶体管导通与不导通间的转换时间。

根据本发明实施例，其公开了一种用来切换功率晶体管的栅极驱动电路，该栅极驱动电路包含有电连接至该功率晶体管栅极的一晶体管对、电连接至该功率晶体管栅极与该晶体管对的一第一导电路径以及电连接至该功率晶体管栅极与该晶体管对的一第二导电路径，该晶体管对控制功率晶体管导通与否，该第一导电路径具有一固定电阻值，该第二导电路径具有一随功率晶体管栅极电压而变的可变电阻值。

附图说明

图1为D类放大器输出电路图。

图2A与图2B为图1中N型功率晶体管栅极电压与漏极电压分别在较快与较慢栅极电压转换下的电压示意图。

图3为本发明栅极驱动电路一实施例的电路图。

图4是一电阻与一操作在线性区金属氧化物半导体晶体管的电阻值曲线图。

图5是对应于本发明图3中N型功率晶体管的栅极电压曲线图。

图6是本发明栅极驱动电路另一实施例的电路图。

图7是一电阻与一操作在线性区P型金属氧化物半导体晶体管的电阻值曲线图。

图8是对应于本发明图6中P型功率晶体管的栅极电压曲线图。

【主要元件符号说明】

10D类放大器输出电路 15输出级

20P型功率晶体管 25N型功率晶体管

30、35栅极驱动电路 105、205、215P型晶体管

110、115、210N型晶体管 120、220电阻

具体实施方式

请参阅图3，图3为本发明栅极驱动电路一实施例，N型功率晶体管25和图1中相同，栅极驱动电路35包含有一晶体管对(亦即图中P型晶体管105与N型晶体管110)、一N型晶体管115以及一电阻120，P型晶体管105的栅极与N型晶体管110的栅极耦合并且由一控制信号控制，与反相器(inverter)相似，P型晶体管105与N型晶体管110不能同时导通或不导通，亦即其中之一导通时另一即不导通，N型晶体管115的栅极与漏极相连接并耦合至P型晶体管105与N型功率晶体管25的栅极，而N型晶体管115的源极则耦合至N型晶体管110的漏极。此组态将N型晶体管115偏压在线性区(linear region)，因此N型晶体管115可以视为一可变电阻，其电阻值由N型功率晶体管25的栅极电压决定，简单来说，较小的N型功率晶体管25栅极电压会在N型晶体管115的漏极与源极端产生较大电阻值，反之亦然。另外，一固定电阻120一端耦合至N型功率晶体管25的栅极，另一端则与N型晶体管115的源极与N型晶体管110的漏极相耦合，实际上，电阻120在IC制程中通常为多晶硅(polysilicon)电阻。

N型晶体管115电气特性可视为一可变电阻，而电阻120则具有一固定电阻值，此二者提供两不同的导电路径将N型功率晶体管25的栅极与N型晶体管110的漏极作充电或放电，请参考图4，图4是一电阻与一操作在线性区金属氧化物半导体晶体管的电阻值曲线图，第一路径表示图3中的电阻120，而第二路径表示图3中的N型晶体管115，如图4所示，当N型功率晶体管25的栅极电压V_G下降时第二路径电阻值会增加，若栅极电压V_G降至接近N型晶体管115的临界电压值(threshold voltage)V_TH，N型晶体管115的电阻值会趋近无限大，而第一路径的电阻值则一直保持常数，当栅极电压V_G等于一参考电压V_REF时此二曲线会相交，也就是说，当栅极电压V_G大于参考电压V_REF时，第一路径电阻值会大于第二路径电阻值，而当栅极电压V_G小于参考电压V_REF时，第一路径电阻值会小于第二路径电阻值，电阻120与N型晶体管115提供两导电路径使得电流能从N型功率晶体管25的栅极流至N型晶体管110的漏极。

电流具有向低电阻路径流动的物理特性，因此当栅极电压V_G大于参考电压V_REF时，会有较大部分的电流流经N型晶体管115，当栅极电压V_G小于参考电压V_REF时，会有较大部分的电流流经电阻120，请参考图5，图5是对应于本发明图3中N型功率晶体管的栅极电压曲线图，因为图3电路提供了两不同导电路径，图5中栅极电压V_G曲线图的T₁部份被分为T_A与T_B两部份。一开始栅极电压V_G位于高电压电平，当控制信号从低电平变至高电平时，V_G开始下降但是仍然大于参考电压V_REF，储存在N型功率晶体管25栅极的电荷大部分经由具有低电阻值的导电路径(亦即N型晶体管115)流往N型晶体管110并且至地，这段时间区间T_A的栅极电压曲线如图5所示。接下来栅极电压V_G继续下降到小于参考电压V_REF但在接近临界电压V_TH的地方停止，在T_B这段时间区间中大部分残留在N型功率晶体管25栅极的电荷会经由电阻120而不是N型晶体管115流至N型晶体管110。因为T₁可以通过T_A与T_B进行调整，图5中的T₁时间长度大于图2A中的T₁但是小于图2B中的T₁，另一方面，T₂则几乎维持不变，因此，转换时间可以被控制以在电磁干扰问题与输出信号失真此二者间找到平衡。

请参考图6，图6是本发明栅极驱动电路另一实施例，P型功率晶体管15和图1中相同，栅极驱动电路30包含有一晶体管对(亦即图中P型晶体管205与N型晶体管210)、一P型晶体管215以及一电阻220，P型晶体管205的栅极与N型晶体管210的栅极耦合并且由一控制信号控制，与反相器相似，P型晶体管205与N型晶体管210不能同时导通或不导通，亦即其中之一导通时另一即不导通，P型晶体管215的栅极与漏极相连接并耦合至N型晶体管210与P型功率晶体管15的栅极，而P型晶体管215的源极则耦合至P型晶体管205的漏极。此组态将P型晶体管215偏压在线性区，因此P型晶体管215可以视为一可变电阻，其电阻值由P型功率晶体管15的栅极电压决定，简单来说，较小的P型功率晶体管15栅极电压会在P型晶体管215的漏极与源极端产生较小电阻值，反之亦然。另外，一固定电阻220一端耦合至P型功率晶体管15的栅极，另一端则与P型晶体管215的源极与P型晶体管205的漏极相耦合，实际上，电阻220在IC制程中通常为多晶硅电阻。

P型晶体管215电气特性可视为一可变电阻而电阻220则具有一固定电阻值，此二者提供两不同的导电路径将P型功率晶体管15的栅极与P型晶体管205的漏极作充电或放电，请参考图7，图7是一电阻与一操作在线性区P型金属氧化物半导体晶体管的电阻值曲线图，第一路径表示图6中的电阻220而第二路径表示图6中的P型晶体管215，如图7所示，当P型功率晶体管15的栅极电压V_G下降时第二路径电阻值会下降，若栅极电压V_G降至接近P型晶体管215的临界电压值V_TH，P型晶体管215的电阻值会趋近无限大，而第一路径的电阻值则一直保持常数，当栅极电压V_G等于一参考电压V_REF时此二曲线会相交，也就是说，当栅极电压V_G小于参考电压V_REF时，第一路径电阻值会大于第二路径电阻值，而当栅极电压V_G大于参考电压V_REF时，第一路径电阻值会小于第二路径电阻值，电阻220与P型晶体管215提供两导电路径使得电流能从P型功率晶体管15的栅极流至P型晶体管205的漏极。

电流具有向低电阻路径流动的物理特性，因此当栅极电压V_G小于参考电压V_REF时，会有较大部分的电流流经P型晶体管215，当栅极电压V_G大于参考电压V_REF时，会有较大部分的电流流经电阻220，请参考图8，图8是对应于本发明图6中P型功率晶体管的栅极电压曲线图，与图5情形相似，P型功率晶体管15的栅极电压V_G在时间区间T₁中并不是一条直线，因为图6电路提供了两不同导电路径，图8中栅极电压V_G曲线图的T₁部份被分为两部份。一开始栅极电压V_G位于低电压电平，当控制信号从高电平变至低电平时，V_G开始增加但是仍然小于参考电压V_REF，储存在P型功率晶体管15栅极的电荷大部分经由具有低电阻值的导电路径(亦即P型晶体管215)流往P型晶体管205并且至电源，接下来栅极电压V_G继续增加到大于参考电压V_REF但在接近临界电压V_TH的地方停止，大部分残留在P型功率晶体管15栅极的电荷会经由电阻220而不是P型晶体管215流至P型晶体管205。因为T₁可以通过T_A与T_B进行调整，而T₂则几乎维持不变，因此，转换时间可以被控制以在电磁干扰问题与输出信号失真此二者间找到平衡。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定者为准。

Claims

1.一种用来切换功率晶体管的栅极驱动电路，其包含有：

一晶体管对，用来控制该功率晶体管导通或不导通；

一第一导电路径，电连接于该功率晶体管栅极以及该晶体管对，具有一固定电阻值；以及

一第二导电路径，电连接于该功率晶体管栅极以及该晶体管对，具有一对应于功率晶体管栅极电压而改变的可变电阻值。

2.如权利要求1所述的栅极驱动电路，其中该第一导电路径为一电阻性元件。

3.如权利要求2所述的栅极驱动电路，其中该电阻性元件为一多晶硅电阻。

4.如权利要求1所述的栅极驱动电路，其中该晶体管对包含有一P型晶体管与一N型晶体管。

5.如权利要求1所述的栅极驱动电路，其中该第二导电路径为一栅极与漏极相连接的晶体管。

6.如权利要求5所述的栅极驱动电路，其中该功率晶体管为一N型功率晶体管；该晶体管对包含有一P型晶体管与一N型晶体管；该第一导电路径为一电阻；以及该第二导电路径为一N型晶体管。

7.如权利要求6所述的栅极驱动电路，其中该电阻一端耦合至该功率晶体管的栅极、该第二导电路径中该N型晶体管的栅极与漏极以及该晶体管对中该P型晶体管的漏极；该电阻另一端耦合至该第二导电路径中该N型晶体管的源极以及该晶体管对中该N型晶体管的漏极；该晶体管对中该P型晶体管与该N型晶体管的栅极相耦合以接收一控制信号。

8.如权利要求5所述的栅极驱动电路，其中该功率晶体管为一P型功率晶体管；该晶体管对包含有一P型晶体管与一N型晶体管；该第一导电路径为一电阻；以及该第二导电路径为一P型晶体管。

9.如权利要求8所述的栅极驱动电路，其中该电阻一端耦合至该功率晶体管的栅极、该第二导电路径中该P型晶体管的栅极与漏极以及该晶体管对中该N型晶体管的漏极；该电阻另一端耦合至该第二导电路径中该P型晶体管的源极以及该晶体管对中该P型晶体管的漏极；该晶体管对中该P型晶体管与该N型晶体管的栅极相耦合以接收一控制信号。

10.如权利要求1所述的栅极驱动电路，其中根据该功率晶体管栅极电压与一参考电压的比较结果决定该第二导电路径的电阻值是否低于该第一导电路径的电阻值。