CN101547004A - 与门电路 - Google Patents

Abstract

本发明提供一种与门电路。本发明的与门电路根据一第一输入信号与一第二输入信号产生一输出信号。第一与第二输入信号具有不同的操作区间。本发明的与门电路在不使用电位平移装置的前提下，完成第一与第二输入信号的“与”逻辑运算。由第一输入信号控制的一P型晶体管具有一端耦接一第一电源；第一电源所提供的电位与第一输入信号的操作区间相关。由第二输入信号控制的一P型晶体管具有一端耦接一第二电源；第二电源所提供的电位与第二输入信号的操作区间相关。本发明不仅提升逻辑运算的可靠度，还解决传统技术所潜藏的晶体管漏电流问题。

Description

与门电路

技术领域

本发明有关于一种逻辑电路，特别有关于一种与门(“AND”gate)电路。

背景技术

图1图解一种传统式与门电路。与门电路100包括一与非门(“NAND”gate)102以及一反相器104，且其中所有电路区块均由同一电源V_PP操作。符号V_GG可为接地端。

图1所示的与门电路100接收一第一输入信号A与一第二输入信号B，且输出一输出信号C。第一输入信号A与第二输入信号B中至少有一个为逻辑‘0’时，节点106电位受晶体管108或晶体管110上拉，致使反相器104输出逻辑‘0’作为输出信号C。第一输入信号A与第二输入信号B两者皆为逻辑‘1’时，节点106电位受晶体管112与晶体管114下拉，致使反相器104输出逻辑‘1’作为输出信号C。上述动作符合‘与’逻辑(logic‘AND’)。

然而，随着制程技术的发展，芯片内不同区块可能由不同电源驱动。例如，芯片组(chipset)中，核心电路部分可采用低电压(LV)制程制造，输入/输出电路可采用高电压(HV)制程制造。如此一来，核心电路所采用的电源电压低于输入/输出电路所采用的电源电压，且核心电路的信号操作区间较输入/输出电路的信号操作区间窄。倘若图1的第一输入信号A与第二输入信号B其中之一来自核心电路且另一个来自输入/输出电路，则与门电路100的操作可能会出错。

举例说明，假设：第一输入信号A来自核心电路且第二输入信号B来自输入/输出电路；核心电路采用1.3伏特的一第一电源；输入/输出电路采用3.3伏特的一第二电源；且与门电路100由该第二电源(图中V_PP，为3.3伏特)操作。由于第二输入信号B的操作区间(0V～3.3V)符合与门电路100的驱动电源(即第二电源V_PP，为3.3伏特)的设定，故第二输入信号B可正确地驱动与门电路100内的晶体管元件。反观第一输入信号A，其操作区间(0V～1.3V)远小于与门电路100的驱动电源(即第二电源V_PP，为3.3伏特)的设定，故与门电路100内的晶体管很容易被错误驱动，导致漏电流产生。例如，第一输入信号A为逻辑‘1’时，其电位约为1.3伏特，很可能错误导通晶体管108，使与门电路100错误动作。为了解决上述问题，传统解决方式通常将第一输入信号A进行电位平移后，再送入与门电路100运算。

发明内容

本发明提供一种与门电路，其中以一第一输入端与一第二输入端分别接收一第一输入信号与一第二输入信号，且该与门电路具有一输出端、一第一反相器与一第二反相器、一第一P型晶体管以及一第一N型晶体管、一第二N型晶体管与一第三N型晶体管。

第一反相器由一第一电源操作，且该第一反相器具有一输入端及一输出端，该第一反相器的输入端耦接该第一输入端。第一P型晶体管具有一源极耦接一第二电源、一栅极耦接第二输入端以及一漏极。第一N型晶体管具有一漏极耦接第一P型晶体管的漏极、一栅极耦接第二输入端以及一源极。第二N型晶体管具有一漏极耦接第一N型晶体管的源极、一栅极耦接第一输入端以及一源极耦接一接地端。第二反相器由第二电源操作，且该第二反相器具有一输入端及一输出端，该第二反相器的输入端耦接该第一P型晶体管的漏极。第三N型晶体管具有一漏极耦接第二反相器的输出端、一栅极耦接第一反相器的输出端以及一源极耦接上述接地端。第三N型晶体管的漏极还耦接此与门电路的输出端。

上述第一电源的电位可低于上述第二电源的电位。上述第一输入信号的操作区间可窄于上述第二输入信号的操作区间。

在本发明另一实施方式中，与门电路还包括一第二P型晶体管，具有一源极耦接第二电源、一栅极耦接与门电路的输出端以及一漏极耦接第一P型晶体管的漏极。

本发明不仅提升逻辑运算的可靠度，还解决传统技术所潜藏的晶体管漏电流问题。

附图说明

图1图解一种传统与门电路；

图2为本发明与门电路的一种实施方式；

图3为本发明与门电路的另一种实施方式；

图4为本发明芯片的一种实施方式。

具体实施方式

以下配合图示列举本发明的多种实施方式。

图2为本发明与门电路的一种实施方式。与门电路200以一第一输入端与一第二输入端分别接收第一输入信号A与第二输入信号B，且以一输出端输出一输出信号C。输出信号C为第一输入信号A与第二输入信号B的‘与’逻辑(logic‘AND’)运算结果。

与门电路200包括一第一反相器Inv₁与一第二反相器InV₂、一第一P型晶体管M_P1以及一第一N型晶体管M_n1、一第二N型晶体管M_n2与一第三N型晶体管M_n3。第一反相器InV₁由一第一电源(提供电位V_DD)操作，且具有一输入端与一输出端。第一反相器Inv₁的输入端耦接第一输入端以接收第一输入信号A。第一P型晶体管M_P1具有一源极耦接一第二电源(提供电位V_PP)、一栅极耦接第二输入端以接收第二输入信号B以及一漏极。第一N型晶体管M_n1具有一漏极耦接第一P型晶体管M_P1的漏极、一栅极耦接第二输入端以接收第二输入信号B以及一源极。第二N型晶体管M_n2具有一漏极耦接第一N型晶体管M_n1的源极、一栅极耦接第一输入端以接收第一输入信号A以及一源极耦接至一接地端V_GG。第二反相器Inv₂由上述第二电源操作，且该第二反相器Inv₂具有一输入端及一输出端，该第二反相器Inv₂的输入端耦接第一P型晶体管M_P1的漏极。第三N型晶体管M_n3具有一漏极耦接第二反相器Inv₂的输出端、一栅极耦接第一反相器Inv₁的输出端以及一源极耦接接地端V_GG。第三N型晶体管M_n3的漏极还耦接此与门电路200的输出端，以提供输出信号C。

上述第一电源V_DD与第二电源V_PP可具有不同电位；且第一输入信号A与第二输入信号B可具有不同的操作区间，分别为(V_GG～V_DD)与(V_GG～V_PP)。

此段举例说明与门电路200的操作，其中，第一反相器Inv₁与第一输入信号A属于低电压(LV)操作区块，且第一P型晶体管M_P1以及第一N型晶体管M_n1、第二N型晶体管M_n2与第三N型晶体管M_n3以及第二反相器Inv₂以及第二输入信号B属于高电压(HV)操作区块。第一电源V_DD的电位低于第二电源V_PP的电位，且第一输入信号A的操作区间(V_GG～V_DD)窄于第二输入信号B的操作区间(V_GG～V_PP)。当第一输入信号A为逻辑‘0’时，第一反相器Inv₁输出逻辑‘1’，第三N型晶体管M_n3启动以下拉输出信号C至逻辑‘0’。当第二输入信号B为逻辑‘0’时，第一P型晶体管M_P1启动，以令节点202为逻辑‘1’，致使第二反相器Inv₂输出逻辑‘0’作为输出信号C。当第一输入信号A与第二输入信号B皆为逻辑‘1’时，第一N型晶体管M_n1与第二N型晶体管M_n2导通以下拉节点202电位，使第二反相器Inv₂输出逻辑‘1’作为输出信号C。从上述叙述可发现，输出信号C只有在第一输入信号A与第二输入信号B皆为逻辑‘1’时为逻辑‘1’，其他状态皆呈逻辑‘0’。图2所示与门电路200的确为一与门电路。

此段探讨本发明与门电路的其中一项重大突破。由于第一输入信号A所控制的P型晶体管204所连接的第一电源V_DD与第一输入信号A的操作区间相配(皆属于低电压操作)，因此，第一输入信号A可正确地驱动P型晶体管204。与门电路200不仅提升逻辑运算的可靠度，还解决图1传统技术所潜藏的晶体管漏电流问题。

低电压操作区块所包含的电路(第一反相器Inv₁)可采用一低电压(LV)制程制造。高电压操作区块所包含的电路(第一P型晶体管M_P1、第一N型晶体管M_n1、第二N型晶体管M_n2与第三N型晶体管M_n3以及第二反相器Inv₂)可采用一高电压(HV)制程制造。比较高电压制程与低电压制程所制造的晶体管，高电压制程所制造的晶体管具有较厚的栅极氧化层。

图3图解本发明与门电路的另一种实施方式。与与门电路200相比较，与门电路300还包括一第二P型晶体管M_P2。第二P型晶体管M_P2具有一源极耦接第二电源V_PP、一栅极由输出信号C控制以及一漏极耦接第一P型晶体管M_P1的漏极。该第二P型晶体管M_P2可采用一高电压(HV)制程制造。

第二P型晶体管M_P2可避免节点302发生浮接状况(floating)。举例说明，第一输入信号A为逻辑‘0’且第二输入信号B为逻辑‘1’时，节点302既不经第一P型晶体管M_P1连结第二电源V_PP，还不经第一N型晶体管M_n1与第二N型晶体管M_n2连结接地端V_GG。此时，第二P型晶体管M_P2发挥稳定节点302电位的功用，以下详述。逻辑‘0’的第一输入信号A令第一反相器Inv₁输出逻辑‘1’，第三N型晶体管M_n3导通，输出信号C为逻辑‘0’。第二P型晶体管M_P2随即由逻辑‘0’的输出信号C启动，连结节点302至第二电源V_PP，使节点302不为浮接状态、并令第二反相器Inv₂稳定输出逻辑‘0’作为输出信号C。

除了上述与门电路，本发明还提供采用上述与门电路的芯片；图4为其中一种实施方式。芯片400包括一低电压操作区块402、一高电压操作区块404以及一与门电路406。与门电路406为前述内容所提供的与门电路。低电压操作区块402由一第一电源V_DD操作，提供一第一输入信号A。高电压操作区块404由一第二电源V_PP操作，提供一第二输入信号B。电位V_PP高于电位V_DD，第一输入信号A的操作区间(V_GG～V_DD)窄于第二输入信号B的操作区间(V_GG～V_PP)。

图4所示的芯片400中，低电压操作区块402可采用一低电压(LV)制程制造，而高电压操作区块404可采用一高电压(HV)制程制造。比较高、低电压制程所制造的晶体管，高电压制程所制造的晶体管具有较厚的栅极氧化层。

以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (10)

1.一种与门电路，其特征在于，包括：

一第一输入端，接收一第一输入信号；

一第二输入端，接收一第二输入信号；

一第一反相器，由一第一电源操作，且该第一反相器具有一输入端及一输出端，该第一反相器的输入端耦接该第一输入端；

一第一P型晶体管，具有一源极耦接一第二电源、一栅极耦接该第二输入端以及一漏极；

一第一N型晶体管，具有一漏极耦接该第一P型晶体管的漏极、一栅极耦接该第二输入端以及一源极；

一第二N型晶体管，具有一漏极耦接该第一N型晶体管的源极、一栅极耦接该第一输入端以及一源极耦接一接地端；

一第二反相器，由该第二电源操作，且该第二反相器具有一输入端及一输出端，该第二反相器的输入端耦接该第一P型晶体管的漏极；

一第三N型晶体管，具有一漏极耦接该第二反相器的输出端、一栅极耦接该第一反相器的输出端以及一源极耦接该接地端；以及

一输出端，耦接该第三N型晶体管的漏极。

2.根据权利要求1所述的与门电路，其特征在于，该第一电源的电位低于该第二电源的电位。

3.根据权利要求2所述的与门电路，其特征在于，上述第一输入信号的操作区间窄于上述第二输入信号的操作区间。

4.根据权利要求2所述的与门电路，其特征在于，上述第一反相器采用一低电压制程制造。

5.根据权利要求4所述的与门电路，其特征在于，上述第一P型晶体管、第一N型晶体管、第二N型晶体管与第三N型晶体管以及该第二反相器采用一高电压制程制造，该高电压制程所制造的晶体管较上述低电压制程所制造的晶体管具有较厚的栅极氧化层。

6.根据权利要求1所述的与门电路，其特征在于，还包括一第二P型晶体管，具有一源极耦接上述第二电源、一栅极耦接该与门电路的上述输出端以及一漏极耦接该第一P型晶体管的上述漏极。

7.根据权利要求6所述的与门电路，其特征在于，该第一电源的电位低于该第二电源的电位。

8.根据权利要求7所述的与门电路，其特征在于，上述第一输入信号的操作区间窄于上述第二输入信号的操作区间。

9.根据权利要求7所述的与门电路，其特征在于，上述第一反相器采用一低电压制程制造。

10.根据权利要求9所述的与门电路，其特征在于，上述第一P型晶体管、第二P型晶体管、第一N型晶体管、第二N型晶体管、第三N型晶体管以及该第二反相器采用一高电压制程制造，该高电压制程所制造的晶体管较上述低电压制程所制造的晶体管具有较厚的栅极氧化层。

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