CN101540290B - 树脂封装及其制造方法 - Google Patents

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Abstract

本发明的树脂封装的制造方法包括：氧化至少表面是铜制的引线框架的表面而形成氧化铜层的工序；通过封装用的树脂成型，将所述引线框架表面的所述氧化铜层与树脂粘合而成型树脂封装本体后，用酸性溶液除去所述氧化铜层的所定区域的工序。

Description

树脂封装及其制造方法
技术领域
本发明涉及树脂封装(Resin Package)及其制造方法。
背景技术
作为新一代的电子装置技术，与小型驱动器、各种传感器等有关的微电机械***(MEMS)技术受到人们的期待。从容易成型性、轻量性、制造成本等要素考虑，构成个别电子元件的外形的封装大多由树脂制造，所述个别电子元件构成采用这种MEMS技术的小型驱动器、各种传感器等。树脂封装是在具有配置了电子元件的区域的引线框架(leadframe)周围将树脂材料成型，但存在树脂难以高强度地粘合在引线框架表面的问题。作为用于提高引线框架表面的粘合强度的方法，包括用砂纸对引线框架表面进行研磨的方法(例如，日本特许第3922058号公报)。
然而，在这种方法中，虽然可提高引线框架与树脂之间的粘合强度，但是增加了引线框架的表面电阻。
本发明是鉴于上述问题而完成的，本发明的目的是提供一种能够维持引线框架表面的高导电性，同时能够提高引线框架与树脂之间的粘合强度的树脂封装的制造方法，以及提供一种能够维持引线端子表面的高导电性，同时能够提高引线端子与树脂之间的粘合强度的树脂封装。
发明内容
为了解决上述技术问题，本发明的树脂封装的制造方法为，在树脂封装的制造方法中具备：(A)将至少表面是铜制的引线框架的表面氧化而形成氧化铜层的工序；(B)通过封装用的树脂成型，将引线框架表面的氧化铜层与树脂粘合，成型树脂封装本体之后，用酸性溶液除去氧化铜层的所定区域的工序；(C)在除去了氧化铜层的所定区域内形成金属层的工序。
本发明的树脂封装的制造方法中，氧化引线框架的铜制表面从而在引线框架上形成氧化铜层，使树脂粘合在该氧化铜层上来成型树脂封装本体。由于氧化引线框架的铜制表面所形成的氧化铜层的表面粗糙，因此通过采用上述制造方法，可以提高树脂对引线框架表面的粘合强度。并且，由于除去引线框架表面的氧化铜层的所定部分，并在该部分上形成金属层，因此可以确保引线框架的所定部分的导电性。因此，根据本发明的树脂封装的制造方法，可以维持引线框架表面的高导电性，并且可以提高引线框架与树脂之间的粘合强度。
另外，优选的是，引线框架具有：要配置电子元件的压料垫(die pad)和包括多个引线端子的引线区域；树脂封装本体具有：设置在压料垫侧面的氧化铜层与引线区域侧面的氧化铜层之间的底部、以及包围压料垫并竖立设置(立設)在引线区域上的氧化铜层上的侧壁；所定区域是指被引线区域的侧壁所包围的区域。
配置在压料垫上的电子元件焊接(bonding)在被引线区域的侧壁所包围的区域的引线端子上。因此，将表面不通过氧化铜层的、与金属层相接的所定区域设置于被引线区域的侧壁所包围的区域，由此可以提高该所定部分的导电性。同时还可以减小安装在压料垫上的电子元件的消耗电力。
此外，在工序(C)中，优选的是，氧化铜层的厚度A(μm)、t1、t2以及t3中的最小值d(μm)、氧化铜层的密度ρ(mg/mm3)、蚀刻液中氧化铜层的蚀刻速率V(mg/min·mm2)以及蚀刻时间T(min)满足以下关系式：d＞(V/ρ)×1000×T＞A以及2.0×10-3≤V≤2.6×10-2；t1是在氧化铜层与侧壁的界面上与氧化铜层的厚度方向垂直的方向的侧壁的厚度；t2是从沿底部与压料垫的界面形成的氧化铜层的底部的内侧面至外侧面的长度的总长的最小值；t3是从沿底部与引线区域的界面形成的氧化铜层的底部的内侧面至外侧面的长度的总长的最小值。
如果满足上述条件，则通过蚀刻可以除去压料垫上以及引线区域中不存在侧壁的部分的氧化铜层，同时还可以抑制因蚀刻在引线框架与树脂封装本体之间的氧化铜层上形成贯通孔，进而可以确保树脂封装的气密性。
此外，在工序(A)中，其氧化方法优选为选自以下的方法：(a)在氧气气氛下加热引线框架的方法、(b)在碱性溶液中浸渍引线框架的方法、(c)在碱性溶液中浸渍引线框架并进行引线框架的阳极氧化的方法、以及(d)在含铜离子的电解沉积液(電着液)内浸渍引线框架并对引线框架进行通电的方法。由此可以使引线框架的铜制表面容易地氧化，并在引线框架的表面上容易地形成氧化铜层。
此外，酸性溶液优选含有选自硫酸、硝酸和盐酸中的至少一种酸。在除去氧化铜层的工序中，通过使用这样的酸性溶液，可以有效抑制因蚀刻在引线框架与树脂封装本体之间的氧化铜层上形成贯通孔，同时可除去压料垫上的氧化铜层，可以有效确保树脂封装的气密性。
并且，在工序(B)中优选的是，将树脂注入模具内进行成型，树脂是热塑性树脂，注入树脂材料时模具的温度T1(℃)、树脂开始流动的温度T2(℃)满足以下关系式：T1(℃)≥T2(℃)-70(℃)。
如此通过使用热塑性树脂作为树脂，可以简单地成型树脂封装。在这样的温度下，一旦树脂注入，则树脂在模具内充分流动，从而可以形成引线框架与树脂间的粘附性增强的树脂封装。此外，根据这种树脂成型方法制造的树脂封装，与以往方法制造的树脂封装相比，具有以下优点。即，在该树脂封装中，几乎观测不到因树脂流的碰撞而产生的熔合纹(weld line)，具有流痕(flow mark)极小等的优异外观。
此外，热塑性树脂优选液晶性高分子。通过使用这种具有优异的流动性、耐热性、刚性的液晶性高分子，特别是可以得到具有高刚性及高品质的树脂封装。
此外，本发明的树脂封装，在树脂封装中具备：引线端子、在引线端子表面上形成的氧化铜层、包含设置于氧化铜层上的树脂的多个侧壁、在被侧壁包围的区域内的引线端子上不通过氧化铜层而设置的金属层。
本发明的树脂封装中，通过形成于引线端子表面的氧化铜层将引线端子与包含树脂的多个侧壁相连接。由于氧化铜层表面***糙，因而提高了树脂与引线端子表面之间的粘合强度。并且，由于在被侧壁包围的区域内的引线端子上具有不通过氧化铜层而设置的金属层，因此可以确保引线端子上所定部分的导电性。因此，根据本发明的树脂封装，可以维持引线端子表面的高导电性，并且可以提高引线端子与树脂间的粘合强度。
根据本发明的树脂封装的制造方法，可以维持引线框架表面的高导电性，同时可以提高引线框架与树脂间的粘合强度，根据本发明的树脂封装，可以维持引线端子表面的高导电性，同时可以提高引线端子与树脂间的粘合强度。
附图说明
图1是本实施方式的树脂封装1的立体图。
图2是图1所示树脂封装1的仰视图。
图3是图1所示树脂封装1沿III-III箭头的截面图。
图4是表示本实施方式的树脂封装1制造方法的各工序的模式的截面图。
图5是表示不同酸性溶液的种类及酸性溶液的浓度下氧化铜层的蚀刻速率的图表。
图6是表示气密性检查装置101的概略图。
图7是表示树脂封装1a的气密性与酸性溶液的种类及其浓度的关系的图表。
具体实施方式
以下，参照附图对本发明的实施方式进行详细说明。需要说明的是，对于相同或等同的要素使用相同的符号，并省略重复的说明。
图1是本实施方式的树脂封装1的立体图，图2是本实施方式的树脂封装1的仰视图。此外，图3(a)是图1所示树脂封装1沿III-III箭头的截面图。图3(b)是表示图3(a)的树脂封装1的中心轴线CL1左侧的详细图。参照图1～图3，对本实施方式的树脂封装1进行以下说明。
如图1～图3所示，树脂封装1具有相对于含中心轴线CL1在内的XZ平面左右对称的形状，该树脂封装1包括：引线框架3、与引线框架3一体粘合的树脂封装本体11、以及设置于引线框架3和树脂封装本体11之间的氧化铜层20a、20b、20c。
以下，使用表示中心轴线CL1左侧的树脂封装1的图3(b)，对树脂封装1进行说明。另外，由于中心轴线CL1右侧的树脂封装1具有相对于含中心轴线CL1在内的XZ平面与左侧的树脂封装1相对称的结构，因此省略其说明。
树脂封装本体11在中央具有用于收容电子元件的凹部，压料垫5位于凹部的底部。引线框架3由要配置电子元件的压料垫5和引线区域7构成，该引线区域7包括与压料垫5分离同时包围压料垫5、而且从压料垫5侧向外侧延伸的多个引线端子9。
引线框架3至少其表面为铜制，其厚度D为0.25mm。在压料垫5的侧面及与其相对的引线区域7的侧面分别设有，相对于含它们之间的中心轴线CL2在内的XZ平面(参照图3(b))非对称的台阶状变形(段差)，该台阶状变形也可以是对称的，但本实例中，相较于引线框架3的外侧面S2相近位置的各侧面5a、7b间的距离，引线框架3的内侧面S1相近位置的各侧面5a、7b间的距离更短。另外，引线框架可以使用铜制的引线框架，而且还可以使用采用公知方法对铜合金制引线框架或42合金等铁合金制引线框架的表面进行了镀铜的引线框架。
树脂封装本体11包含作为热塑性树脂的开始流动温度T2为320℃的液晶性高分子(住友化学株式会社制：E6008)。树脂封装本体11具有设置于压料垫5的侧面5a与引线区域7的侧面7b之间的底部15。上述侧面5a与侧面7b相互面对，并具有相对于含中心轴线CL2在内的XZ平面几乎对称的台阶状变形。此外，树脂封装本体11具有从引线区域7竖立设置的侧壁13以包围压料垫5。底部15的两个面的位置，与引线框架3的压料垫5及引线区域7的内侧面S1和外侧面S2的位置大概一致。此外，侧壁13的高度h为0.6mm，侧壁13的外表面与内表面之间的厚度(最大值t1)即侧壁13的宽度沿其高度方向变窄。由此，在制造时可以容易地从模具中取出成型的树脂。在氧化铜层20与侧壁13的界面中与氧化铜层20的厚度方向(Z轴方向)垂直的方向(Y轴方向)的侧壁13的厚度t1为0.6mm。
此外，侧壁13具有侧壁上部13a。在压料垫5上安装电子元件E，用导线W将电子元件E和多个引线端子9焊接(bonding)后，在侧壁上部13a上配置用于使树脂封装1的内部成为气密状态的密封用板P。
在树脂封装本体11的底部15的侧面15a、15b与压料垫5及引线区域7的侧面5a、7b之间，沿压料垫5及引线区域7的侧面分别设置氧化铜层20a、20b。并且，在树脂封装本体11的侧壁13与引线区域7的界面上设置氧化铜层20c。从氧化铜层20a的底部15的内侧面S1至外侧面S2的长度的总长的最小值t2(＝d4+d5+d6)为0.55mm，从氧化铜层20b的底部15的内侧面S1至外侧面S2的长度的总长的最小值t3(＝d1+d2+d3)为0.75mm。
此外，在引线框架3表面中不存在氧化铜层20c的部分上设置Au镀层(金属层)33。另外，为了防止镀层粘附不良、焊接不良等，优选在形成Au镀层之前形成底镀层(下地メツキ
Figure G2009101298182D00061
)。作为底镀层的镀敷材料，可以列举镍、镍-钴合金、镍-钯合金、镍-锡合金等镍合金等，还可以将它们组合两种以上使用。此外，底镀也可以是镍/钯等的叠层结构。
另外，作为上述树脂，可以列举热固性树脂、热塑性树脂。作为热固性树脂，可以列举：酚醛树脂、尿素树脂、三聚氰胺树脂、邻苯二甲酸二烯丙酯树脂、环氧树脂、聚氨酯树脂、聚酰亚胺树脂以及不饱和聚酯树脂等，优选使用酚醛树脂、环氧树脂。
此外，作为热塑性树脂，可以列举：聚苯乙烯树脂、丙烯酸树脂、聚碳酸酯树脂、聚酯树脂、聚酰胺树脂、聚缩醛树脂、聚苯醚树脂、氟树脂、聚苯硫醚树脂、聚砜树脂、聚芳酯树脂、聚醚酰亚胺树脂、聚醚砜树脂、聚醚酮树脂、液晶聚酯树脂、聚酰胺-酰亚胺树脂、聚酰亚胺树脂等，优选使用聚酯树脂、聚酰胺树脂、聚苯硫醚树脂、液晶聚酯树脂，从优异的流动性、耐热性及刚性的观点出发，更优选使用液晶聚酯树脂(液晶性高分子)。上述树脂可以单独使用，也可以多个同时使用。
以下，对本实施方式的树脂封装1的制造方法进行说明。图4(a)～(e)是表示本实施方式的树脂封装1的制造方法的各工序的模式图。例如，可以依次经过以下各工序来制造树脂封装1。
(氧化铜层形成工序)
首先，准备引线框架3并洗净表面(图4(a))。然后，如图4(b)所示对引线框架3进行氧化，在引线框架3的表面形成氧化铜层20。在下列条件下，采用以下方法(a)～方法(d)形成氧化铜层20。
首先，对方法(a)进行说明。方法(a)中，在氧气气氛下加热引线框架3。举出方法(a)条件的一个例子为，在温度范围：150℃～400℃、加热时间：10分钟～120分钟的条件下进行。
接着，对方法(b)进行说明。方法(b)中，在碱性溶液(例如：亚氯酸钠、氢氧化钠和磷酸三钠)中浸渍引线框架3。举出方法(b)条件的一个例子为，在浓度：5～150g/L(亚氯酸钠)、5～60g/L(氢氧化钠)、5～200g/L(磷酸三钠)、浴温：50℃～95℃、处理时间：10～600秒的条件下进行。
接着，对方法(c)进行说明。方法(c)中，在碱性溶液(例如：亚氯酸钠、氢氧化钠和磷酸三钠)中浸渍引线框架3，并对引线框架3进行阳极氧化。举出方法(c)条件的一个例子为，在浓度：0～150g/L(亚氯酸钠)、5～60g/L(氢氧化钠)、0～200g/L(磷酸三钠)、浴温：45℃～80℃、处理时间：1～20秒、电流密度：0.2～10A/dm2的条件下进行。
接着，对方法(d)进行说明。方法(d)中，在含有铜离子的电解沉积液(例如：硫酸铜、乳酸和氢氧化钠)内浸渍引线框架3，并对引线框架3进行通电。举出方法(d)条件的一个例子为，在浓度：100～150g/L(硫酸铜)、200～300g/L(乳酸)、100～150g/L(氢氧化钠)、浴温：45℃～80℃、处理时间：1～20秒、电流密度：0.2～10A/dm2的条件下进行。
由此可在引线框架3的表面上形成氧化铜层20，该氧化铜层20含有：沿压料垫5的侧面5a的氧化铜层20a以及沿引线区域7的侧面7b的氧化铜层20b。
(树脂粘合工序)
然后，如图4(c)所示，用相互面对的模具30A、30B夹持表面形成有氧化铜层20的引线框架3，当模具30A、30B的温度T1达到300℃时，向由该两个模具30A、30B与引线框架3形成的空间内注入树脂，形成树脂封装本体11。此时所使用的模具30A、30B，其下侧的模具30B的空穴(cavity)深度与引线框架3的厚度相同并且具有嵌入引线框架3的形状和面积；在其上侧的模具30A上，在覆盖引线区域7的部分上设置有与侧壁13形状相对应的凹部。
(氧化铜层除去工序)
然后，如图4(d)所示，使用酸性溶液进行湿式蚀刻，除去压料垫5上的氧化铜层以及引线区域7中侧壁13所占位置以外的部分的氧化铜层。所述蚀刻进行至以下程度为止：使压料垫5上的氧化铜层以及引线区域7中侧壁13所占位置以外的部分的氧化铜层消失，使压料垫5的铜制表面以及引线区域7中侧壁13所占位置以外的部分的铜制表面露出。由此，保留了沿压料垫5的侧面5a的氧化铜层20a、沿引线区域7的侧面7b的氧化铜层20b、以及引线区域7和侧壁13之间的氧化铜层20c。
在该工序中，作为酸性溶液，优选含有选自硫酸(H2SO4)、硝酸(HNO3)和盐酸(HCl)中的至少一种酸。优选酸性溶液中氧化铜层20的蚀刻速率V(mg/min·mm2)满足以下关系式。
d＞(V/ρ)×1000×T＞A    …(1)
2.0×10-3≤V≤2.6×10-2  …(2)
其中，ρ(mg/mm3)是氧化铜层的密度，A是氧化铜层20的厚度。另外，d是t1、t2及t3中的最小值。
由于蚀刻速率V满足上述条件，因而通过蚀刻可以除去压料垫5上的氧化铜层20以及引线区域7中侧壁13所占位置以外的部分的氧化铜层20，同时还可抑制因蚀刻而在引线框架3与树脂封装本体11之间的氧化铜层20a、20b、20c上形成贯通孔，进而可以提高树脂封装1的气密性。此外，如果树脂封装1的气密性提高，则在压料垫5上配置电子元件E，用密封用板P密封树脂封装1的侧壁13的上端后，可以抑制外界气体和水分浸入配置于树脂封装1内部的电子元件E，并且可以抑制由外界气体及水分造成的腐蚀以及由此造成的电子元件E的可靠性下降。
(金属层形成工序)
接着，如图4(e)所示，在除去了氧化铜层的区域内，在引线框架3露出的部分上形成Au镀层(金属层)33。对于Au镀层33的形成，例如可以使用电解电镀法。具体来说，将氧化铜层除去工序后的树脂封装1与电镀用的阳极一起浸渍于Au溶解并离子化的液体中，使用作为被处理物的压料垫5和引线区域7作为阴极并在阳极和阴极之间流通电流。由此，使金属(Au)离子析出到被处理物的表面，从而可以在引线框架3铜制表面露出的部分上得到Au的被膜(Au镀层)33。即，可以得到：压料垫5上的Au镀层33a、被引线端子9的侧壁13包围的部分上的Au镀层33b以及引线端子9的侧壁13外侧的部分上的Au镀层33c。通过以上工序得到树脂封装1。另外，为了防止镀层的粘附不良、焊接不良等，优选在形成Au镀层之前形成底镀层。作为底镀层的镀敷材料，可以列举镍、镍-钴合金、镍-钯合金、镍-锡合金等镍合金等，还可以将它们组合两种以上使用。此外，底镀也可以是镍/钯等的叠层结构。
在本实施方式的树脂封装1的制造方法中，对引线框架3的铜制表面进行氧化而在引线框架3上形成氧化铜层20，在该氧化铜层20上形成树脂封装本体11。由于对引线框架3的铜制表面进行氧化而形成的氧化铜层20的表面粗糙，因此可以提高树脂封装本体11与引线框架3之间的粘合强度。
此外，将引线区域7上侧壁13所占位置以外的部分的氧化铜层以及压料垫5上的氧化铜层除去，采用电解电镀法在该除去了氧化铜层的部分上形成Au镀层33a、33b、33c。因而，在压料垫5上安装了电子元件E之后，与该电子元件E引线焊接(wire bonding)的引线区域7的侧壁13所包围的区域不通过氧化铜层20而与Au镀层33b相接，因此可以维持该部分的高导电性。
此外，根据本实施方式的树脂封装1的制造方法所制得的树脂封装1的树脂封装本体11，具有侧壁13和底部15。由于树脂封装本体11具有侧壁13，从而能够收纳电子元件E。此外，由于树脂封装本体11具有底部15，因此引线端子9的基端部(基端部)通过树脂材料固定，减少了引线端子9发生脱落的不良状况。
此外，将配置于压料垫5的电子元件E与引线端子9用焊线(bonding wire)W连接时，在用焊线W连接引线端子9的状态下，在该焊线W上施加超声波震动，进行加压焊接。由于在压料垫5和引线区域7之间配置了包含树脂的底部15，因而提高了焊接性。
此外，在对引线框架3的表面进行氧化形成氧化铜层20时，作为其氧化方法，可以使用将引线框架3浸渍在碱性溶液(例如，亚氯酸钠、氢氧化钠和磷酸三钠)中的方法。由此，可在引线框架3的表面上容易地形成氧化铜层20。此外，由于可以使用电解电镀法形成Au镀层33，因而能够容易地形成Au镀层33。
另外，树脂封装本体11包括热塑性树脂的液晶性高分子。由于树脂封装本体11包括热塑性树脂，因此可以简单地成型树脂封装1。此外，由于该热塑性树脂是具有优异的流动性、耐热性、刚性的液晶性高分子，因此，特别是可以得到具有高刚性和高品质的树脂封装1。
此外，在注入树脂材料时模具30A、30B的温度T1为300℃、树脂开始流动的温度T2为320℃，因此T1和T2满足T1(℃)≥T2(℃)-70(℃)。在这样的温度下，一旦树脂被注入，则树脂在模具内充分流动，从而可以形成引线框架与树脂之间的粘附性增强的树脂封装。此外，根据这种树脂成型方法制造的树脂封装，与以往方法制造的树脂封装相比，具有以下优点。即，在该树脂封装中，几乎观测不到因树脂流的碰撞而产生的熔合纹，具有流痕极小等优异的外观。
此外，在本发明的树脂封装1中，引线框架3与树脂封装本体11通过氧化铜层20a、20b、20c连接。由于氧化铜层20a、20b、20c表面粗糙，因此可以提高引线框架3与树脂封装本体11之间的粘合强度。另外，在被引线区域7的侧壁13包围的区域内，由于不通过氧化铜层而与设置的Au镀层33b相接，因此可以确保与要配置于压料垫5上的电子元件E引线焊接的引线区域7的侧壁13所包围的区域的导电性。
本发明并非仅限于上述实施方式。例如，作为氧化铜层20的形成方法可以列举方法(a)～方法(d)，但还可以使用其它的方法。此外，在使用方法(a)～方法(d)时，无需受上述条件的限制。另外，在本实施方式中，在引线框架3的表面中不存在氧化铜层20c的部分上设置了Au镀层33作为金属层，但不必限定于Au镀层，还可以是Ag镀层等。
实施例
以下，根据实施例和比较例，对本发明进行更具体地说明，但本发明不受以下实施例的任何限制。
[蚀刻速率确认试验]
(共通条件)
首先，准备引线框架3并洗净表面，采用上述方法(b)在其示例的条件下，在引线框架3上形成密度ρ(＝6.26mg/mm3)以及厚度A(＝1.5μm)的氧化铜层20。然后，在下列条件下(实施例1～8以及比较例1～4)除去氧化铜层20。
(实施例1～8的实验条件)
在实施例1～8中，在氧化铜层除去工序中使用规定浓度的硫酸(H2SO4)、硝酸(HNO3)及盐酸(HCl)作为的酸性溶液(剥离液)，除去(剥离)氧化铜层20。另外，具体条件如图5所示。
(比较例1～4的实验条件)
在比较例1～4中，使用规定浓度的盐酸(HCl)、蚁酸(HCOOH)以及磷酸(H3PO4)作为酸性溶液(剥离液)，除去(剥离)氧化铜层20。另外，具体条件如图5所示。
(评价及结果)
图5表示实施例1～8及比较例1～4中所用的酸性溶液的具体种类及其浓度、以及在该条件下对氧化铜层20的蚀刻速率V(mg/min·mm2)。如图5所示，硫酸、硝酸及盐酸均为浓度越高则蚀刻速率V越高。并且，在相同浓度的情况下，硫酸、硝酸、盐酸的蚀刻速率V有依次增高的倾向。另外还发现，蚁酸和磷酸，与硫酸、硝酸和盐酸相比，蚀刻速率V的值非常低。
此外，如果观察蚀刻速率V的数值则发现：实施例1～8中所用的各酸性溶液中的氧化铜层20的蚀刻速率V满足上述式(2)，比较例1～4中所用的各酸性溶液中的氧化铜层20的蚀刻速率V不满足上述式(2)。
[气密性试验]
(实施例9～16及比较例5～6)
(共通条件)
准备引线框架3并洗净表面，采用上述方法(b)在其示例的条件下，在引线框架3上形成密度ρ(＝6.26mg/mm3)以及厚度A(＝1.5μm)的氧化铜层20。接着，在上述树脂粘合工序中示例的条件下形成树脂封装本体11，制造使用了液晶性高分子的树脂封装1a。然后，在以下条件下(实施例9～16以及比较例5～6)除去氧化铜层。另外，在全部的实施例9～16以及比较例5～6中，注入树脂材料时模具30A、30B的温度T1均为300℃。
(实施例9～16的实验条件)
在实施例9～16(参照图7)中，在氧化铜层除去工序中使用规定浓度的硫酸(H2SO4)、硝酸(HNO3)以及盐酸(HCl)作为酸性溶液(剥离液)，除去(剥离)氧化铜层。
(比较例5～6的实验条件)
在比较例5～6(参照图7)中，使用规定浓度的盐酸(HCl)作为酸性溶液(剥离液)，除去(剥离)氧化铜层。
另外，为了更加明确酸性溶液中氧化铜层的蚀刻速率V及该酸性溶液的种类与树脂封装1a的气密性之间的关系，在全部的实施例9～16以及比较例5～6中，不进行氧化铜层除去工序后的金属层形成工序。
此外，使用各酸性溶液进行蚀刻的时间，可以在满足式(1)条件的蚀刻时间T的范围内选择任何合适的时间。具体来说，蚀刻时间T为：300秒(实施例9)、60秒(实施例10)、60秒(实施例11)、40秒(实施例12)、270秒(实施例13)、150秒(实施例14)、40秒(实施例15)、60秒(实施例16)、35秒(比较例5)、60秒(比较例6)。
(实施例17和18)
(实施例17的实验条件)除了将注入树脂材料时模具30A、30B的温度T1改变为281℃以外，在与实施例9相同的条件下除去氧化铜层。
(实施例18的实验条件)除了将注入树脂材料时模具30A、30B的温度T1改变为269℃以外，在与实施例9相同的条件下除去氧化铜层。
(气密性检查)
接着，使用实施例9～18及比较例5～6的树脂封装1a进行气密性试验。
图6是表示本气密性试验所用的气密性检查装置101的概略图。如图6所示，气密性检查装置101包括：室(Chamber)102、向室102内供应惰性气体He气的气体供给部103、以及从室102的底面排出室102内空气的排气部104。
首先，在室102的底面设置树脂封装1a，以使将上述树脂封装1a倒转时树脂封装1a的侧壁13包围室102底面的排气部104。然后，用排气部104导出(引き)树脂封装1a的侧壁13与室102所形成的空间S的空气，将树脂封装1a固定在室102的底面上。接着，通过气体供给部103向室102内供应He，通过在排气部104检测He来考察树脂封装1a的本体部的气密性。
(评价及结果)
该试验结果如图7所示。不经过氧化铜层20的除去工序而完成的树脂封装，由于氧化铜层20a、20b、20c没有被酸性溶液蚀刻，因此即使通过排气部104导出空间S的空气，He泄露值也显示不足1×10-8Pa·m3/sec的值。对实施例9～16及比较例5～6的树脂封装的气密性进行比较。气密性的值越高意味着气密性越优异。另外，气密性优异具体来说意味着在空间S内没有He气通过氧化铜层20a、20b、20c泄露(图6的箭头)。如果将进行了氧化铜层除去工序的树脂封装的个数作为α0，将氧化铜层除去工序后He泄露值显示不足1×10-8Pa·m3/sec的树脂封装的个数作为α，则气密性为α/α0×100％。
如图7所示，与比较例5～6的树脂封装1a相比，实施例9～18所制造的树脂封装1a气密性均在70％以上，表明气密性优异。根据本实施例可以确认，为了通过蚀刻除去压料垫5上的氧化铜层20以及引线区域7中侧壁13所占位置以外的部分的氧化铜层20，同时为了抑制因蚀刻而在引线框架3与树脂封装本体11之间的氧化铜层上形成贯通孔、以确保优异的气密性，优选硫酸、硝酸及盐酸作为除去氧化铜层20的酸性溶液。
此外，上述式(1)是为了提高气密性而理论推导出的条件。根据本实施例的气密性试验，即使在实施例(9～18)及比较例(5～6)中蚀刻速率V(mg/min·mm2)均满足作为理论值条件的式(1)条件的情况下，如果不满足基于蚀刻速率确认试验中得到的规定的各酸性溶液的蚀刻速率V的式(2)的条件，那么也很难确保优异的气密性。即，通过本实施例的气密性试验，为了提高气密性，优选同时满足理论条件的式(1)和实验条件的式(2)。
此外，从实施例9、实施例17以及实施例18可知，如果注入树脂材料时模具30A、30B的温度T1降低，则气密性有降低的倾向。

Claims (7)

1.树脂封装的制造方法，其特征在于包括：
(A)氧化至少表面是铜制的引线框架的表面而形成氧化铜层的工序；
(B)通过封装用的树脂成型，将所述引线框架表面的所述氧化铜层与树脂粘合而成型树脂封装本体后，用酸性溶液除去所述氧化铜层的所定区域的工序；
(C)在所述氧化铜层除去后的所述所定区域内形成金属层的工序；
所述引线框架具有：要配置电子元件的压料垫、以及包含多个引线端子的引线区域；
所述树脂封装本体具有：设置在所述压料垫侧面的所述氧化铜层与所述引线区域侧面的所述氧化铜层之间的底部、以及包围所述压料垫并竖立设置在所述引线区域上的所述氧化铜层上的侧壁；
所述所定区域是被所述引线区域的所述侧壁包围的区域。
2.如权利要求1所述的树脂封装的制造方法，其特征在于：
在工序(C)中，所述氧化铜层的厚度A(μm)、t1、t2和t3中的最小值d(μm)、所述氧化铜层的密度ρ(mg/mm3)、所述蚀刻液中的所述氧化铜层的蚀刻速率V(mg/min·mm2)以及蚀刻时间T(min)满足以下关系式：
d＞(V/ρ)×1000×T＞A以及2.0×10-3≤V≤2.6×10-2；
所述t1是在所述氧化铜层与所述侧壁的界面中与所述氧化铜层的厚度方向垂直的方向的所述侧壁的厚度；
所述t2是从沿所述底部与所述压料垫的界面形成的所述氧化铜层
的所述底部的内侧面至外侧面的长度的总长的最小值；
所述t3是从沿所述底部与所述引线区域的界面形成的所述氧化铜层的所述底部的内侧面至外侧面的长度的总长的最小值；
所述底部的内侧面是设置了上述压料垫的一侧的面；
所述底部的外侧面是所述底部中与所述内侧面相反一侧的面。
3.如权利要求1所述的树脂封装的制造方法，其特征在于：
在工序(A)中，其氧化方法是选自以下的方法：
(a)在氧气气氛下加热所述引线框架的方法、
(b)在碱性溶液中浸渍所述引线框架的方法、
(c)在碱性溶液中浸渍所述引线框架并进行所述引线框架的阳极氧化的方法、以及
(d)在含铜离子的电解沉积液内浸渍所述引线框架并对所述引线框架进行通电的方法。
4.如权利要求1所述的树脂封装的制造方法，其特征在于：
所述酸性溶液含有选自硫酸、硝酸和盐酸中的至少一种酸。
5.如权利要求1所述的树脂封装的制造方法，其特征在于：
在工序(B)中，将树脂注入模具内进行成型，所述树脂是热塑性树脂，
注入所述树脂时所述模具的温度T1(℃)、所述树脂开始流动的温度T2(℃)满足以下关系式：
T1(℃)≥T2(℃)-70(℃)。
6.如权利要求5所述的树脂封装的制造方法，其特征在于：所述热塑性树脂是液晶性高分子。
7.树脂封装，其特征在于具有：
要配置电子元件的压料垫、
包含多个引线端子的引线区域、
在所述引线区域中的所述引线端子和所述压料垫的表面上形成的氧化铜层、
包含设置于所述氧化铜层上的树脂的多个侧壁、
在被所述侧壁包围的区域内的所述引线端子上不通过氧化铜层而设置的金属层、和
设置在所述压料垫侧面的所述氧化铜层与所述引线区域侧面的所述氧化铜层之间的底部；
所述氧化铜层的厚度A(μm)、t1、t2和t3中的最小值d(μm)、所述氧化铜层的密度ρ(mg/mm3)、所述蚀刻液中的所述氧化铜层的蚀刻速率V(mg/min·mm2)以及蚀刻时间T(min)满足以下关系式：
d＞(V/ρ)×1000×T＞A以及2.0×10-3≤V≤2.6×10-2；
所述t1是在所述氧化铜层与所述侧壁的界面中与所述氧化铜层的厚度方向垂直的方向的所述侧壁的厚度；
所述t2是从沿所述底部与所述压料垫的界面形成的所述氧化铜层的所述底部的内侧面至外侧面的长度的总长的最小值；
所述t3是从沿所述底部与所述引线区域的界面形成的所述氧化铜层的所述底部的内侧面至外侧面的长度的总长的最小值；
所述底部的内侧面是设置了上述压料垫的一侧的面；
所述底部的外侧面是所述底部中与所述内侧面相反一侧的面。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI395314B (zh) * 2009-10-16 2013-05-01 Neobulb Technologies Inc 晶片導線架及光電能量轉換模組
JP2012167224A (ja) * 2011-02-16 2012-09-06 Sumitomo Chemical Co Ltd 中空樹脂筐体用樹脂組成物および中空樹脂筐体
JP5982777B2 (ja) * 2011-10-20 2016-08-31 日立化成株式会社 プリント配線板の製造方法
JP6825660B2 (ja) * 2013-07-31 2021-02-03 日亜化学工業株式会社 リードフレーム、樹脂付きリードフレーム、樹脂パッケージ、発光装置及び樹脂パッケージの製造方法
US9472515B2 (en) * 2014-03-11 2016-10-18 Intel Corporation Integrated circuit package
JP6653139B2 (ja) * 2015-07-24 2020-02-26 株式会社三井ハイテック リードフレーム及びその製造方法
IT201900009501A1 (it) * 2019-06-19 2020-12-19 St Microelectronics Srl Procedimento di die attachment per dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente
IT201900009585A1 (it) * 2019-06-20 2020-12-20 St Microelectronics Srl Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1538518A (zh) * 2003-04-16 2004-10-20 �¹������ҵ��ʽ���� 导体衬底，半导体器件及其制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01106458A (ja) 1987-10-20 1989-04-24 New Japan Radio Co Ltd リードフレームの処理方法
JPH0251259A (ja) * 1988-08-12 1990-02-21 Mitsui Petrochem Ind Ltd 半導体装置およびその製造方法
JPH04107933A (ja) * 1990-08-28 1992-04-09 Fujitsu Ltd 半導体装置の製造方法
IL98660A (en) * 1991-06-28 1996-10-16 Orbotech Ltd Method of printing an image on a substrate particularly useful for producing printed circuit boards
US5540378A (en) * 1993-09-27 1996-07-30 Olin Corporation Method for the assembly of an electronic package
JP2622104B2 (ja) * 1994-07-02 1997-06-18 アナム インダストリアル カンパニー インコーポレーティド 電子装置パッケージの製造方法
JP3922058B2 (ja) 2001-03-30 2007-05-30 松下電器産業株式会社 回路基板の製造方法
JP2004022741A (ja) * 2002-06-14 2004-01-22 Kinseki Ltd プラスチックパッケージの製造方法
JP2006049691A (ja) * 2004-08-06 2006-02-16 Matsushita Electric Ind Co Ltd 半導体パッケージ，その製造方法及び半導体デバイス

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1538518A (zh) * 2003-04-16 2004-10-20 �¹������ҵ��ʽ���� 导体衬底，半导体器件及其制造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开2001-210776A 2001.08.03

Also Published As

Publication number Publication date
US20100072433A1 (en) 2010-03-25
KR20090101106A (ko) 2009-09-24
KR101577453B1 (ko) 2015-12-14
TWI506741B (zh) 2015-11-01
CN101540290A (zh) 2009-09-23
JP5415106B2 (ja) 2014-02-12
JP2009260280A (ja) 2009-11-05
US8298869B2 (en) 2012-10-30
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