CN101539848A - 控制程序流程的装置及方法 - Google Patents
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Abstract
控制程序流程的装置及方法。此控制程序流程的装置能够节省计算期间的功率。此装置包含一多路分路单元与一直接存储器存取控制器。此多路分路单元，用以多路分路多个数据，可包含一要求模块以产生一要求信号。此直接存储器存取控制器用以接收该要求信号。此直接存储器存取控制器从一总线获得多个数据并根据该要求信号来将该多个数据传送至该多路分路单元。
Description
技术领域
本发明涉及一种流程控制方法，尤其涉及一种用来控制程序流程(Program Stream Flow)的装置与方法。
背景技术
中央处理器(Central Processing Unit；CPU)，即人们普遍所知的处理器，是一种可以执行计算机程序的特定类型逻辑机器的描述。一些特别的软件程序被执行，以从程序流的分组标头(Packer Header)来获得***参考时钟信息，藉此控制程序流程。这类软件控制流程以避免流程发生先进先出(FIFO)溢位(Overflowed)或具有一FIFO欠位(Underflow)。然而，这类软件亦增加了CPU的使用。
因此，本领域存在对一种降低CPU使用的装置及/或方法的需求。
发明内容
本发明的一实施例是一种用来控制程序流程的装置。此装置，能够在运算期间节省功率，包括一多路分路单元以及一DMAC(直接存储器存取控制器)。该多路分路单元，用以多路分路多个数据，包括依要求模块，用以产生一要求信号。该DMAC用以接收该要求信号。该DMAC由一总线获得多个数据并根据该要求信号来将该多个数据传送至该多路分路单元。
本发明的装置通过将该直接存储器存取控制器与硬件相合并来达到程序流的流程控制。此合并降低CPU的使用，但是仍维持原来的弹性。
本发明的另一实施例是一种控制程序流程的方法。该方法，能够节省计算期间的功率，包括以下步骤：一来自一多路分路单元的一要求模块的要求信号被传送至一DMAC。多个数据通过DMAC的一总线而获得。该多个数据由该DAMMAC传送至该多路分路单元。该多个数据通过该多路分路单元而被多路分路。该多个数据被存储至该存储器。
此方法通过将该直接存储器存取控制器与硬件相合并来达到程序流的流程控制。此合并降低CPU的使用，但是仍维持原来的弹性。
附图说明
根据本发明的各种特点、功能以及实施例，皆可以从上述详细说明，并同时参考附图而达较佳的了解，这些附图包含：
图1是显示本发明所提供的一控制程序流程的装置的一实施例。
图2是显示本发明所提供的一控制程序流程的方法的一实施例。
图3是显示本发明所提供的一多路分路单元的一实施例。
图4是显示本发明所提供的一时序图的一实施例。
【主要元件符号说明】
101～多路分路单元 103～直接存储器存取控制器
105～总线 107～微处理器
109～运输控制器 111～存储器控制器
113～存储器 DMAC_req～要求信号
S2a传输程序流分 S201～TS组PID滤波器
S203～PID匹配 S205～DES/TDES解密
S207～DES/TDES解密 S209～CSA解码器
S211～CSA解码器 S213～PES分组剖析器
S215～DMA向量询问 S217～TC接口
S2c～外部存储器 S2b～PES流程
301～总线接口单元 303～输入接口
305～输入接口 307～输入接口
309～输入接口 311～输入接口
313～STC恢复 315～PID滤波器
317～TF仲裁器 319～FIFO单元
321～VSC检测器 323～PES剖析器
325～CSA单元 327～DES/TDES单元
329～DES/TDES单元 331～PSI剖析器
333～DATA过滤器 335～TS输出串行/并行转换与同步化
Cr_pd～重放使能 Cr_pspb_pkt～每次STC＞SCR所要读取的位数
Cr_pspb_rate：欲控制重放速率的SCR步骤
具体实施方式
参考图1，其是显示本发明所提供的一用来控制程序流的流程的装置的实施例。此装置能够节省计算期间的功率耗损，包含了一多路分路单元(De-multiplex；DMX)101以及一DMAC(Direct memory access controller；直接存储器存取控制器)103。
此多路分路单元101可多路分路多个数据。此多个数据可为多个数据输出线。在此情况中，多路分路单元101可多路分路多个数据，方法譬如是通过取得一个单一输出，其中该单一输出选择这些数据输出线当中之一并将该单一输出连接至所选择的输出线。
多路分路单元101可包含一要求模块，该要求模块用来产生一要求信号(DMAC_req)。此DMAC 103可接收此要求信号(DMAC_req)。DMAC 103根据该要求信号(DMAC_req)而从一总线105获得多个数据并传送该多个数据传送到多路分路单元101。
总线105可为一种AHB(先进高性能总线；Advanced High-performanceBus)。AHB是由ARM Ltd公司所发布的AMBA规格第二版本中所引进的一种总线协定。AHB上的简易执行乃由一地址相位与一接续数据相位来组成(无等待状态：仅有两个总线周期)。对目标装置的存取可以通过一多工器来控制，藉此允许在一时间内对于一总线主控器的总线存取。
此装置可还包含一DDR(存储器)113、一MC(存储器控制器)111以及一TC(运输控制器(Traffic Controller))109。DDR 113可存储多个数据。此多个数据还可包括多个分组。此分组可包括至少一个PES(分组化基础流分组(packetized elementary stream packet))。
PES是由MPEG通信协定所定义，其为一基本流(Elementary Stream；ES)，通过将一分组标头(Header)加至每X个位来执行分组化。一PES分组的尺寸通常是基本流分组的尺寸加上PES标头的尺寸，但有例外情况，尤其是声音基本流。
这些ES关于一单一的编码器「***时钟(System Time Clock；STC)」来被编码。类似地，ES的解码与同步化表示系理想地关于相同的编码器STC来同步化。因此，解码器必须能够恢复原始的解码器STC，来用适时及互相同步的方式以解码每一个ES并且呈现每一个经解码的ES。为了达到此目的，STC的样本，其称为***时钟参考(System Clock References；SCRs)，乃选择性地***于***分层流(Systems layer streams)。根据本发明的第一实施例，SCR可以如图4所示来被***，图4是示意性地显示一时序图。参考图4，缩写表示整理如下：
Cr_pd：重放使能(Playback Enable)。
Cr_pspb_pkt：每次STC＞SCR所要读取的位数
Cr_pspb_rate：欲控制重放速率的SCR步骤，(System_clock_frequency xcr_pspb_pkt)/(program_mux_rate x 50)
MC 111，其耦合至存储器，可控制DDR 113。TC 109，其耦合至AHB总线宇MC 11，可控制数据流程。DDR 113，可为DDR SERM(双数据速率同步动态随机存取存储器(Double-data-rate Synchronous Dynamic RandomAccess Memory))。DDR SDRAM是一种用于计算机中的存储器集成电路。相较现有的单数据速率SDRAM，它能通过分别于时钟信号的上升沿与下降沿上传输数据而达到较大的频宽。以效果而言，它在不增加存储器总线频率下将传输速率变为两倍。
控制程序流的流程的此装置还可包括一微处理器，譬如是ARM(先进精简指令集机器(Advanced RISC Machine))微处理器107。ARM是一个由ARM有限公司所开发的32位RISC微处理器，乃广泛用于多种嵌入式设计中。由于其省能特性，ARM CPU在行动电子市场上占有举足轻重的地位，而低功率消耗是关键设计目标。ARM微处理器107可以用来处理多个程序代码，这些程序代码譬如是来自总线107。
参考图3，当中显示本发明所提供的一多路分路单元的实施例。此多路分路单元101可包含多个输入接口303、305、307、309、311以及一滤波器315、一FIFO(先进先出(First-in-first-out))单元319、多个剖析器323、331以及一DMA(直接存储器存取)单元329。
FIFO是一种关于时间与优先顺序而组织与处理数据的方式的抽象概念。此表示法描述了通过使用先到先处理的排序处理的一种伫列处理技术或服务冲突需求：先到的数据就会先处理，后来来到者等到此先到的数据完成后才处理。
多个输入接口303、305、307、309以及311可各别接收多个数据。滤波器315可从此多个数据当中选择并萃取出多个分组。FIFO(先进先出)单元319可存储多个分组。多个剖析器323、331可对多个分组加以解码。
DMA单元329可从多个经解码分组来存储多个所希望的存储器区块。此DMA单元329包含于多路分路单元101之内以提供存储器安排。
多路分路单元101的区块功能如以下描述。
BIU(总线接口单元(Bus Interface Unit))：控制寄存器设定。
DMAC IF(输入接口303)：至***AHB总线上的DMAC的接口，用作TS/PS输入。
TSIN IF(输入接口305、307、309或311)：TS输入串行/并行转换与同步化。
STC恢复313：由所萃取的PCR/SCR来恢复STC。
PID滤波器315：通过PID萃取并选择TS分组。
TF仲裁器：TS FIFO仲裁器，用来仲裁TSIN IFs到TS FIFO。
TS FIFO(FIFO单元319)：TS分组暂时存储FIFO。
VSC检测器321：供AV同步信号(sync)的图像开始码检测器。
PES剖析器323：PES分组解码器。
CSA单元325：DVB通用解扰器。
DES/TDES单元327：复制保护解密器(Decrypter)。
DMA单元329：内部DMA引擎。
PSI剖析器331：PSI分组解码器。
DATA过滤器333：截面数据过滤器。
TSOUT IF 335：TS输出串行/并行转换与同步化。
过滤器315可为一PID(Program Identifier(程序辨识器))315。此PID滤波器315可通过PID来萃取并选择多个分组。多路分路单元101可还包含一耦合至FIFO单元319的DES(数据加密标准)/TDES(三重数据加密标准)单元。DES/TDES单元327可解密(decipher)此多个分组。
DES可为一密码(cipher)(一种加密信息的方法)，其于1976年选作为官方的美国的联邦信息处理标准(FIPS)，之后在国际间普遍使用。此演算法起初是有争议性的，因为其使用机密设计元件(一种极短的键长)而被怀疑其很容易受到美国国家***侵入。此TDES是一种区块密码，其由数据加密标准(Data Encryption Standard；DES)并施加三次来形成。
多路分路单元101还可包括一CSA(共同加扰演算法；commonscrambling algorithm)单元325。CSA是一种数字电视广播中用来加密图像流的加密演算法。CSA由欧洲电信标准化组织(EuropeanTelecommunications Standards Institute；ETSI)来规定，并由数字图像广播(Digital Video Broadcast；DVB)协会于1994年五月采取。CSA单元325，其耦合至DES/TDES单元，可以用来解扰(Descramble)一DVB。
此DVB是一组国际认可的数字电视的开放标准。DVB标准可通过DVB企划来维持，DVB企划是一个超过270个会员的企业公会。DVB标准并且由ETSI(欧洲电工标准委员会；European committee forElectrotechnical Standardization)(CENELEC)的联合技术委员会(JointTechnical Committee；JTC)与欧洲广播联盟(European Broadcasting Union)来发布。DVB次标准的互动于DVB内描述。
多个剖析器(Parser)323、331可包括至少一个PES(分组化基础流分组(packetized elementary stream packet))。此PES解析器323，乃耦合至CSA单元325，并可用来将至少一个PES加以解码。
本发明的装置通过将直接存储器存取控制器与硬件相合并来达到程序流的流程控制。此合并降低CPU的使用但维持原来的弹性。此纳入并控制流程以防范流程发生FIFO溢位或具有一FIFO欠位。
图2是显示本发明所提供的控制程序代码流程的方法的流程图的一实施例。图2的方法譬如可使用图1所示的装置与图3所示的多路分路单元101来实践。
参考图1、图2与图3，来自一多路分路单元101的一要求模块的一要求信号被传送至DMAC 103。多个数据通过此DMAC 103而从总线105获得。较佳的情况下，总线105是一AHB总线。
如图2所示，在步骤S2a中，来自DMAC 103的多个数据被传送至多路分路单元101。在步骤S2b中，多个数据通过多路分路单元101来被多路分路。在步骤S2c中，多个数据被存储至存储器113。
多个数据可包括多个分组。多个分组可以包括至少一个分组化基础流分组。
此方法还可包括步骤S217与S2c。在步骤S217中，数据的流程可以通过TC(运输控制器)109来控制。在步骤S2c中，多个数据被存储至存储器113，以及存储器113受到MC 111的控制。
与先前技术不同的是，本发明乃通过将直接存储器存取控制器与硬件相合并来达到程序流的流程控制。此合并降低CPU的使用但维持原来的弹性。本发明的时序图是显示于图4中。
此方法还可包括步骤S201-S203、一步骤S213与一步骤S215。在步骤S201至S203中，来自多个数据的多个分组通过解码器315来被选择及萃取。
在步骤S213中，多个分组当中的至少一个PES分组通过至少一个PES剖析器323来被解码。多个所希望的存储器区块可来自至少一个PES分组。在步骤S215中，多个所希望的存储器区块可以通过DMA单元329来存储。
此方法还可包括步骤S205、S207。在步骤205及207中，多个分组通过DES/TDES单元327来被解密。
此方法还可包括步骤S209、S211。在步骤S209及S211中，DVB通过一CSA单元来被重新排序。
在较佳的情况下，滤波器315是一个PID滤波器。此PID滤波器通过PID来萃取并选择多个分组。存储器113譬如是一DRAM(动态随机存取存储器)。
此方法还可包括通过ARM单元107来处理多个程序代码的步骤。这些程序代码譬如可来自图1的总线105。
因此，通过并入本发明的装置及/方法，可以达成一程序流的流程控制。此装置及/或方法降低了CPU使用，却仍维持原来的弹性。此并入并控制流程以防范流程发生FIFO溢位或具有一FIFO欠位。
虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附权利要求书所界定者为准。
Claims (18)
1.一种控制程序流程的装置，能够节省计算期间的功率，包括：
一多路分路单元，用以多路分路多个数据，其中该多路分路单元包括一要求模块，用以产生一要求信号，其中该多路分路单元包括：
多个输入接口，分别用以接收该多个数据；
一滤波器，用以从该多个数据选择和萃取多个分组；
一先进先出单元，用以存储多个分组；
多个剖析器，用以解码多个分组；以及
一直接存储器存取单元，用以从该多个经解码的分组来存储多个所希望的存储器区块；以及
一直接存储器存取控制器，用以接收该要求信号，其中该直接存储器存取控制器由一总线获得多个数据并且根据该要求信号来将该多个数据传送至该多路分路单元。
2.如权利要求1所述的控制程序流程的装置，其中该总线是一先进高性能总线。
3.如权利要求2所述的控制程序流程的装置，还包括：
一存储器，用以存储多个数据；
一存储器控制器，耦合至该存储器，用以控制该存储器；以及
一运输控制器，耦合至该先进高性能总线与该存储器控制器，用以控制该数据的流程。
4.如权利要求3所述的控制程序流程的装置，其中该存储器是一双倍速率同步动态随机存取存储器。
5.如权利要求1所述的控制程序流程的装置，还包括一微处理器，其耦合至该先进高性能总线，用以处理多个该装置的程序代码。
6.如权利要求1所述的控制程序流程的装置，其中该滤波器是一程序辨识滤波器，其通过该程序辨识滤波器来萃取并选择该多个分组。
7.如权利要求1所述的控制程序流程的装置，其中该多路分路单元还包括一数据加密标准/三重数据加密标准单元，其耦合至该先进先出单元，用以解密该多个分组。
8.如权利要求7所述的控制程序流程的装置，其中该多路分路单元还包括一共同加扰演算法单元，其耦合至该数据加密标准/三重数据加密标准单元，用来解码该数字图像广播。
9.如权利要求8所述的控制程序流程的装置，其中该多个剖析器包括至少一个分组化基础流分组剖析器，其耦合至该共同加扰演算法单元并用来解码该多个分组当中的至少一个分组化基础流分组。
10.一种控制程序流程的方法，能够节省计算期间的功率，包括：
从一多路分路单元的一要求模块传送一要求信号至一直接存储器存取控制器；
使用该直接存储器存取控制器来由一总线获得多个数据；
将该多个数据由该直接存储器存取控制器传送至该多路分路单元；
使用该多路分路单元将多路分路该多个数据；以及
将该多个数据存储至一存储器。
11.如权利要求10所述的控制程序流程的方法，其中该总线是一先进高性能总线。
12.如权利要求10所述的控制程序流程的方法，还包括：
使用一运输控制器来控制该数据的流程；以及
使用一存储器控制器来控制该存储器。
13.如权利要求11所述的控制程序流程的方法，还包括：
使用一滤波器来从该多个数据选择和萃取多个分组；
使用至少一个分组化基础流分组剖析器来从该多个分组中解码至少一个分组化基础流分组；以及
使用一个直接存储器存取单元来从该多个经解码的分组来存储多个所希望的存储器区块。
14.如权利要求13所述的控制程序流程的方法，还包括：
使用一数据加密标准/三重数据加密标准单元来解密该多个分组。
15.如权利要求14所述的控制程序流程的方法，还包括：
使用一共同加扰演算法单元来解扰一数字图像广播。
16.如权利要求14所述的控制程序流程的方法，其中该程序辨识器滤波器使用程序辨识器来萃取并选择该多个分组。
17.如权利要求11所述的控制程序流程的方法，其中该存储器是一动态随机存取存储器。
18.如权利要求11所述的控制程序流程的方法，还包括：
使用一先进精简指令集机器单元来处理多个程序代码。
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