CN101529396B - 存储器设备以及更新调整方法 - Google Patents

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Abstract

当ECC电路检测到数据的单错时，存储器板上所提供的周期调整部件把更新请求生成部件的更新周期(T1)缩短为更新周期(T2)以及使得巡检控制部件以周期(T3)来密集地进行错误出现地址的错误巡检，所述周期(T3)稍微长于被改变的更新周期(T2)。如果在错误巡检开始之后、在预定的时间段或更长的时间没有检测到错误，则停止错误巡检。此外，如果在错误巡检被停止之后、在预定的时间段或更长的时间没有检测到单错，则被缩短的更新周期被取消并被返回到原始的周期。

Description

存储器设备以及更新调整方法
技术领域
本发明涉及具有存储器单元的更新功能的诸如DRAM或SDRAM的存储器设备，以及更新调整方法，以及特别地，涉及能够对更新周期动态地进行改变的更新调整方法以及存储器设备。
背景技术
传统上，DRAM和SDRAM已知是需要更新操作的存储器，其被安装在诸如图7所示的存储器板上，以及，被合并于以及用于各种信息处理设备。
图7所示的传统的存储器板100包括存储器102、存储器控制部件104、外部对接部件106、ECC电路108、更新请求生成部件110、以及巡检控制部件112。
存储器102包括DRAM、SDRAM，等等；因此，需要周期性地来执行用于保留存储器内容的更新操作。
存储器控制部件104在由所使用的设备所确定的时刻来输出控制信号，以及对针对存储器102的数据的写入和读取进行控制。外部对接部件106与处理器或更高级别的控制设备对接。
ECC电路108根据来自存储器控制部件104的控制、对被写入存储器102的数据生成错误检测校正码(检查比特)，把所述码添加到所述数据，以及把所述数据写入到存储器102；以及，当从存储器102读取数据时，ECC电路通过使用所读取的数据的错误检测校正码来对所述数据的正常性进行检查，如果检测到可校正的错误，则对所述数据的错误进行校正。例如，把单错校正双错检测码用作用于在ECC电路108中生成错误检测校正码的算法。
更新请求生成部件110按照由存储器102的规格所定义的更新间隔被激活，把触发提供给存储器控制部件104用以发出更新命令，以及使得存储器控制部件104把所述更新命令发给存储器102以使得存储器102进行更新操作。
巡检控制部件112以恒定的周期从存储器102读取数据，通过使用ECC电路108来对数据的正常性进行检测，以及，如果检测到可校正的错误，则对数据进行校正并将其写回存储器102。
这种存储器板100的操作如下。基于通过外部对接部件106所接收的输入/输出请求(写入命令或读取命令)，存储器控制部件104输出存储器102的控制信号并进行数据的写入或读取。
在数据的写入时，同时对ECC电路108进行控制；错误校正码从所述数据被生成，被添加到所述数据，以及被写入存储器102。在数据的读取时，存储器控制部件104对ECC电路108进行控制，根据所读取的数据以及其错误校正码来进行错误检测，对错误比特进行校正，以及把数据输出。
在单错校正双错检测码被用作错误检查码时，单错能够被校正；然而，双错不能被校正。对于不能被校正的双错的检测，错误检测被通知给处理器，以及，接收到了通知的处理器发出校正写入请求。
外部对接部件106与外部处理器或更高级别的控制设备进行通信，并且请求存储器控制部件104向或从存储器102写入或读取数据。例如，当ECC电路108检测到不能被校正的双错时，外部对接部件106把错误检测的通知传递给处理器或更高级别的控制设备。处理器或更高级别的控制设备请求进行针对此错误通知的校正写入，从而对存储器102的错误进行恢复。
更新请求生成部件110以预先设置的周期把更新请求提供给存储器控制部件104。当存储器控制部件104从更新请求生成部件110接收到更新请求时，所述存储器控制部件104向存储器102发出更新命令。接收到了更新命令的存储器102通过顺序地指定行地址来使由行地址和列地址所确定的存储器阵列经受一个更新操作。
巡检控制部件112周期性地对存储器102进行读取并通过ECC电路108来对数据的正常性进行检查。当ECC电路108检测到单错时，被校正的数据被写回存储器。对存储器102的整个地址区域来进行这种对数据的正常性进行检查的巡检。
专利文献1：日本专利申请公开No.2002-25299
专利文献2：日本专利申请公开No.S56-165989
专利文献3：日本专利申请公开No.S55-163685
专利文献4：日本专利申请公开No.S56-019599
发明内容
本发明所要解决的问题
然而，在这种传统的存储器设备中，随着诸如DRAM或SDRAM的存储器设备的集成度的提高，针对诸如电压和温度的环境条件来确保裕度(margin)正在变得困难。
这是因为，由于存储器设备中的存储器元件的各个特性会变化，在包含裕度小的存储器元件时，所述存储器元件的特定裕度在由于例如操作开始之后的温度上升所引起的一些情形中被暂时地降低。
当存储器元件的裕度像这样被暂时降低时，有时引起单错；然而，单错由ECC电路进行校正，且不会立刻引起***故障。然而，在长时间不处理单错的出错状态时，所述错误会经历到双错的转变。
当双错被生成时，存储器设备的***故障会出现；存在进行以下过程的需要：把双错的生成通知给诸如外部处理器，从所述处理器接收校正写入请求，以及，对出现双错的存储器的数据进行校正；以及，校正写入所使用的时间增加，这是导致原始的处理性能恶化的原因。
本发明的目的在于提供：在ECC电路检测到可校正的错误时，通过动态地改变更新周期来防止转变到不可校正的错误以及对可靠性进行改进的存储器设备和更新调整方法。
解决问题的手段
(设备)
本发明提供了需要存储器元件的更新操作的存储器设备。
本发明的存储器设备特征在于具有：
外部对接部件，用于与包含处理器的更高级别的设备对接；
存储器，用于存储数据；
存储器控制部件，用于对针对存储器的数据的写入和读取进行控制；
ECC电路，用于生成错误检测校正码以及在数据要被写入到存储器时把所述码添加到所述数据，以及，当从所述存储器读取所述数据时，如果检测到可校正的错误，则基于错误检测校正码对所述数据进行校正；
更新请求生成部件，用于以每个预定的更新周期发出更新请求以及对存储器进行更新；
巡检控制部件，用于周期性地读取存储器的数据，通过ECC电路对数据的正常性进行检查，以及，如果检测到可校正的错误，则把被校正的数据写回所述存储器；以及
周期调整部件，用于在ECC电路检测到数据的错误时，缩短更新请求生成部件的更新周期以及使得巡检控制部件对错误出现地址进行密集的巡检。
此处，周期调整部件具有：
更新周期缩短部件，用于在接收到来自ECC电路的错误检测通知时，指示更新请求生成部件把更新周期T1缩短为更短的更新周期T2；
错误巡检请求发出部件，用于保留从ECC电路接收的错误出现地址，以及按照比被改变的更新周期T2稍微更长的周期T3来把用于对所述错误出现地址进行巡检的错误巡检请求发给巡检控制部件；
错误巡检请求取消部件，用于在错误巡检请求被发出之后、在预定的时间段或更长的时间没有从ECC电路接收到错误出现地址的错误检测通知时，停止所述错误巡检请求的发出；以及
更新周期缩短取消部件，用于在错误巡检请求的发出被停止之后、在预定的时间段或更长的时间没有从ECC电路接收到错误检测通知时，取消对更新周期的缩短以及把所述周期返回到原始的更新周期T1。
在巡检控制部件从周期调整部件接收到错误巡检请求时，所述巡检控制部件除了正常进行的周期性的巡检操作之外还进行错误出现地址的巡检。
当ECC电路基于所读取的存储器的数据的检查比特而检测到单错时，所述ECC电路对所述单错进行校正以及把包含错误出现地址的错误检测通知传输给周期调整部件。
存储器包含用于与从外部被供给的时钟信号相同步地来读取和写入数据的同步动态随机访问存储器(SDRAM)以及随机访问存储器(DRAM)。
(方法)
本发明提供了一种存储器设备的更新调整方法。本发明是一种存储器设备的更新调整方法，具有：
外部对接部件，用于与包含处理器的更高级别的设备对接；
存储器，用于存储数据；
存储器控制部件，用于对存储器的写入和读取进行控制；
ECC电路，用于生成错误检测校正码以及在数据要被写入到存储器时把所述码添加到所述数据，以及，当从所述存储器读取所述数据时，如果检测到可校正的错误，则基于错误检测校正码对所述数据进行校正；
更新请求生成部件，用于以每个预定的更新周期把更新请求发给存储器；以及
巡检控制部件，用于周期性地读取存储器的数据，通过ECC电路对数据的正常性进行检查，以及，如果检测到可校正的错误，则把被校正的数据写回所述存储器；
所述存储器设备的更新调整方法特征在于，
在ECC电路检测到数据的错误时，缩短更新请求生成部件的更新周期以及使得巡检控制部件对错误出现地址进行密集的巡检；
在接收到来自ECC电路的错误检测通知时，指示更新请求生成部件把更新周期缩短；
保留从ECC电路接收的错误出现地址，以及按照比被改变的更新周期稍微更长的周期来把用于对所述错误出现地址进行巡检的错误巡检请求发给巡检控制部件；
在错误巡检请求被发出之后、在预定的时间段或更长的时间没有从ECC电路接收到错误出现地址的错误检测通知时，停止错误巡检请求的发出；以及
在错误巡检请求的发出被停止之后、在预定的时间段或更长的时间没有从ECC电路接收到错误出现地址的错误检测通知时，取消对更新周期的缩短以及把所述周期返回到原始的周期，
其中在接收到错误巡检请求时，使得所述巡检控制部件除了正常进行的周期性的巡检操作之外还进行错误出现地址的巡检。
本发明的效果
根据本发明，例如，当ECC电路检测到能够被校正的数据的单错时，更新周期被缩短，并以稍微长于被改变的更新周期的周期来密集地进行错误出现地址的错误巡检。因此，即使在诸如操作开始之后的温度上升的操作条件发生变化的环境下在裕度小的元件中出现单错，也防止转变到由单错的持续而引起的不可校正的双错，使得单错由于按照被改变的短周期的更新操作而不再持续，并抑制了针对引起***故障的双错的校正写入的出现频率。因此，存储器设备的可靠性能够被改进，同时最低限度地抑制了***性能的恶化。
在缩短了更新周期的状态中，对检测到单错的错误出现地址密集地进行存储器巡检，从而通过缩短更新周期来测量调整的效果。在确认了调整效果时，把更新周期返回到原始的周期，使得通过更新周期的缩短所进行的调整状态的持续不超出所必需的，并且防止了存储器设备的电量消耗和处理负荷的增加。
附图说明
图1是示出了根据本发明的存储器设备的一个实施例的方框图；
图2是示出了图1的存储器的实施例的方框图；
图3A至3D是示出了根据本实施例的更新调整过程的时间图；
图4A至4E是示出了跟随图3A至3D之后的更新调整过程的时间图；
图5是示出了图1的更新调整部件的处理流程的流程图；
图6是示出了根据本发明的存储器设备的另一实施例的方框图；以及
图7是示出了传统存储器设备的方框图。
具体实施方式
图1是示出了根据本发明的存储器设备的一个实施例的方框图。在图1中，本实施例的存储器设备以存储器板10来实现。在存储器板10中，提供了存储器12、存储器控制部件14、外部对接部件16、ECC电路18、更新请求生成部件20、巡检控制部件22、以及周期调整部件24。
在周期调整部件24中，按照其处理功能，提供了更新周期缩短部件26、错误巡检请求发出部件28、错误巡检请求取消部件30、以及更新周期缩短取消部件32。
存储器12是诸如DRAM或SDRAM的存储器设备，以及例如使用MICRON Technology Inc.(美光科技有限公司)的DDR2SDRAM。存储器控制部件14在由被用作存储器12的存储器设备所确定的时刻来输出控制命令信号，以及对针对存储器12的巡检操作、更新操作、以及数据的写入和读取进行控制。
外部对接部件16对与结合有存储器板10的信息设备或者包含另一控制设备的更高级别的设备的处理器的对接进行控制。例如，由外部对接部件16所进行的对接控制包括：从处理器接收读取命令或写入命令，把所读取的数据回应给所述处理器，以及把存储器状态信息传输给处理器。
当通过存储器控制部件14的控制而要把数据写入存储器12时，ECC电路18从写入数据来生成错误检测校正码(检查比特)，把所述码添加到所述数据，并把所述数据写入到存储器12。
当通过存储器控制电路14的控制从存储器12读取数据时，ECC电路18通过使用所读取的数据及其错误检测校正码来对数据的正常性进行检查，以及，如果检测到可校正的错误，则对所述数据的错误进行校正。
在本实施例的ECC电路18中，例如，以单错校正双错检测码被用作错误检测校正码的情形为例。因此，当从所读取的数据检测到单错(单个的错误)时，ECC电路18对此进行校正。另一方面，在检测到双错或更大错误的错误时，不能进行错误校正；因此，将其作为***故障通过外部对接部件16通知给作为更高级别的设备的处理器，以及，响应于来自所述处理器的校正请求，对出现了双错的数据进行校正写入过程。
更新请求生成部件20以由存储器12的规格所定义的更新周期T1被激活，并把用于生成更新命令的触发信号输出给存储器控制部件14。响应于触发信号，存储器控制部件14把更新命令发给存储器12，以使得所述存储器进行更新操作。
巡检控制部件22以恒定的周期T4来从存储器12读取数据，通过使用ECC电路18来对数据的正常性进行检查，以及，如果检测到作为可校正的错误的单错，则对数据进行校正并将其写回所述存储器12。
这种存储器12、存储器控制部件14、外部对接部件16、ECC电路18、更新请求生成部件20、以及巡检控制部件22基本上与图7所示的传统的存储器板100的情形中的那些是一样的。然而，除了它们之外，在本发明中，还新提供了周期调整部件24。
当ECC电路18检测到数据的可校正的错误时，具体地，当检测到数据的单错时，周期调整部件24把更新请求生成部件20的更新周期从正常的更新周期T1缩短为更短的更新周期T2，以及使得巡检控制部件22除了正常的巡检控制之外还对检测到单错的错误出现地址进行密集的巡检。
周期调整部件24的这些功能以更新周期缩短部件26、错误巡检请求发出部件28、错误巡检请求取消部件30、以及更新周期缩短取消部件32的功能来实现。
当接收到来自ECC电路18的单错的检测通知时，更新周期缩短部件26指示更新请求生成部件20把更新周期从正常的周期T1缩短为更短的周期T2。
错误巡检请求发出部件28对从ECC电路18接收的错误出现地址进行保留，以及，把用于以周期T3对错误出现地址进行巡检的错误巡检请求发给巡检控制部件22，所述周期T3稍微长于更新周期缩短部件26所进行的改变之后的更新周期T2。
当在错误巡检请求被发出之后的预定的时间或更长的时间没有从ECC电路18接收到错误出现地址的单错的检测通知时，错误巡检请求取消部件30停止被发给巡检控制部件22的错误巡检请求。
当在停止发出错误巡检请求之后的预定的时间或更长的时间没有从ECC电路18接收到错误检测通知时，更新周期缩短取消部件32取消针对更新请求生成部件20的对于更新周期的缩短，并把周期返回到原始的周期T1。
对应于周期调整部件24的这种错误巡检请求功能以及更新周期缩短功能，更新请求生成部件20具有对缩短请求情形的更新周期进行从正常的周期T1到周期T2的设置改变的功能。除了正常所进行的周期T4的巡检之外，巡检控制部件22具有在从周期调整部件24接收到错误巡检请求时以周期T3对错误出现地址进行密集的巡检的功能，所述周期T3稍微长于改变后的更新周期T2。
此处，周期调整部件24中所提供的更新周期缩短部件26、错误巡检请求发出部件28、错误巡检请求取消部件30、以及更新周期缩短取消部件32的功能可以通过硬件以控制逻辑来进行构建，或者也可以通过周期调整部件24中所提供的处理器所执行的固件的程序执行来实现。
图2是示出了图1的存储器板10上所提供的存储器12的实施例的方框图。在图2中，把具有4存储体配置的存储器单元阵列作为存储器12的实例，以及，提供了存储器单元阵列34-1、34-2、34-3以及34-4。
针对存储器单元阵列34-1至34-4，分别地，提供了行解码器36-1至36-4、列解码器38-1至38-4、以及读出放大器(sense amplifier)40-1至40-4。
针对行解码器36-1至36-4以及列解码器38-1至38-4提供了地址缓存42，所述地址缓存42对来自图1的存储器控制部件14的地址总线50所指定的行地址和列地址进行解码，例如，以字(8比特)为最小单位对相应的存储器存在之处的数据进行访问，以及进行写入操作或读取操作。
因此，针对读出放大器40-1至40-4提供了IO缓存44，以及，来自图1的外部对接部件16的数据总线52经由ECC电路18被连接到所述IO缓存44。
此外，在存储器12中，提供了控制逻辑46以及更新计数器48。来自存储器控制部件14的控制命令线54以及地址总线50被引入到控制逻辑46，以及，所述控制逻辑46根据基于控制命令线54的控制命令信号对存储器12进行控制驱动。作为控制逻辑46对存储器12所进行的控制驱动，写入操作、读取操作、更新操作、以及巡检操作是主要的控制操作。
在存储器12中还提供了更新计数器48。当控制逻辑46接收到来自图1的存储器控制部件14的更新命令时，对更新计数器48所确定的存储器单元阵列34-1至34-4的列地址顺序地进行指定，并执行一个更新操作。
此处，例如，4存储体的存储器单元阵列34-1至34-4中的每个中的行数为8192，以及，四个存储体在更新执行时同时被更新。因此，当更新计数器48接收到一次更新命令时，更新计数器顺序地生成对应于8192个行的行地址，以及，对存储器单元阵列34-1至34-4中所有的存储器元件(单元)来执行更新操作。
例如，通过顺序地生成8192个行地址所进行的更新操作的周期为64ms；因此，每一个行地址的更新周期为7.8125μs。
针对存储器单元阵列34-1至34-4中所提供的存储器元件的更新操作具有与读取操作同样的操作流程，除了省去了数据输出，以及，所述流程如下。
(1)接通预充电开关，以及，使得内部数据线具有与预充电电源线的电压(读出放大器的阈值电压)同样的电压。
(2)关断预充电开关。在这点上，由寄生电容来把被预充电的电压保留在内部数据线中。
(3)选择字线(word line)，并向其供应电压。结果是，存储器元件的FET的源极和漏极被导通，以及，电容器的信息出现在内部数据线中。在这点上，内部数据线是处于预充电电压(阈值电压)。因此，在电容器中出现电荷的数据1的情形中，电压值超过阈值电压；以及，在没有电荷的数据0的情形中，电压值低于阈值电压。
(4)对读出放大器进行操作，以及，内部数据线的电压通过把阈值电压用作参考而被转换成对应于0或1的电压并被输出。在这点上，在存储器元件的电容器中对同样的数据再次进行存储。
接下来，参考图3A至3D以及图4A至4E的时间图，将对图1的实施例中的更新调整操作进行解释。
图3A示出了ECC电路18的错误检测通知，图3B示出了巡检控制部件22的巡检操作，图3C示出了针对从周期调整部件24到巡检控制部件22的错误巡检请求、根据ECC电路18的正常性的次数；以及，图3D示出了来自更新请求生成部件20的更新请求。
在图3A至3D中，在正常的情形中，如图3B所示，巡检控制部件22以周期T4来输出巡检触发信号60-1、60-2、60-3、以及60-4。响应于巡检触发信号60-1和60-2，存储器控制部件14把巡检命令发给存储器12并使得所述存储器进行巡检操作。
同时，更新请求生成部件20在正常情形中以周期T1把更新触发信号62-1和62-2输出给存储器控制部件14。当接收到更新触发信号62-1或62-2时，存储器控制部件14把更新命令发给存储器12，以及，例如，使得所述存储器在周期T1期间对应于8192行来进行更新操作。
在此情形中，例如，如果ECC电路18在时刻t1从所读取的存储器12的数据检测到可校正的单错，则周期调整部件24接收到图3A的错误检测通知64，同时，检测到单错的错误出现地址被接收到并被保留。
当在时刻t1接收到单错的错误检测通知64时，周期调整部件24的更新周期缩短部件26进行操作，并向更新请求生成部件20请求对更新周期进行从之前的周期T1到更短的周期T2的设置改变。
因此，在时刻t1之后，更新请求生成部件20在设置改变之后以短的更新周期T2来生成更新触发信号62-3、62-4、62-5、...，以及，根据来自存储器控制部件14的更新命令，存储器12以周期T2进行更新操作，所述周期T2比之前的周期T1短。因此，可以以短的时间间隔来对检测到单错的存储器12进行更新操作，以及，可以在短的时间段内把存储器元件的电容器的电压(其是引起所述单错的原因)恢复到适当的电压。
此外，当在时刻t1接收到单错的错误检测通知时，周期调整部件24的错误巡检请求发出部件28把针对错误出现地址的错误巡检请求发给巡检控制部件22。
响应于此，如图3B所示，除了以周期T4所实施的正常的巡检触发信号60-1、60-2、60-3、60-4、...之外，巡检控制部件22以周期T3来生成对应于错误巡检请求的额外的巡检触发信号66-1、66-2、66-3、...，所述周期T3稍微长于被改变的更新周期T2，其中，在时刻t1之后，额外的巡检触发信号被同步于所述改变之后的第一个更新触发信号62-3。
接收了额外的巡检触发信号66-1、66-2、66-3、...的存储器控制部件14通过指定错误出现地址把巡检命令发给存储器12。作为结果，在进行了更新操作之后立即对错误检测地址执行额外的巡检操作，以及，对伴随着以被缩短的更新周期所进行的更新操作而产生的错误出现地址的调整的影响进行测量。
在时刻t1之后按照被缩短的更新周期T2进行的更新操作被执行，直到根据ECC电路18，错误出现地址的正常性持续了一定的时间段或更长的时间。
具体地，对于在基于针对巡检控制部件22的错误巡检请求、根据周期T3的额外的巡检触发信号66-1、66-2、66-3、...、进行巡检操作时所读取的错误检测地址的数据，周期调整部件24中所提供的错误巡检请求取消部件30对ECC电路18所进行的正常性检测的次数进行计数；以及，当其达到预先确定的预定的次数N时，针对巡检控制部件22的错误巡检请求被取消。
更具体地，如图4C的正常性的次数所示，错误巡检请求取消部件30在通过ECC电路18进行的错误检测的正常性的次数在伴随着额外的巡检触发信号66-N的巡检操作中达到N之后、在周期T3过去之后、在时间t2的时刻把针对巡检控制部件22的错误巡检请求取消。因此，来自巡检控制部件22的巡检触发信号返回到周期T4的正常状态。
此外，在错误巡检请求在时刻t2被取消之后的预定的时间段T5没有从ECC电路18获得单错的错误检测通知时，周期调整部件24中所提供的更新周期缩短取消部件32在时刻t3把针对更新请求生成部件20的设置改变取消，并把周期返回到原始的周期T1。
具体地，如图4D中所示，对错误巡检请求在时刻t2被取消之后的更新触发信号进行计数，当计数了三次更新时，在时间t3的时刻把更新周期的缩短取消，以及，周期被返回到正常的周期T1。
图5A和5B是示出了图1的周期调整部件24的处理流程的流程图，以及同时，示出了通过执行诸如固件的程序来实现周期调整部件24的功能的情形的程序内容。
在图5A和5B中，在周期调整过程中，首先，当在步骤S1，接收到来自ECC电路18的单错的检测通知时，在步骤S2，对错误出现地址进行记录，以及随后，在步骤S3，更新周期缩短部件26指示更新请求生成部件20进行从之前的周期T1到更短的周期T2的设置改变。
然后，在步骤S4，错误巡检请求发出部件28把请求以周期T3实施对错误出现地址进行巡检的错误巡检请求发给巡检控制部件22，所述周期T3稍微长于更新周期T2。
然后，在步骤S5，对来自ECC电路18的、与通过伴随着错误巡检请求来执行的额外的巡检控制而读取的数据有关的单错的错误检测通知的出现进行检查。当在步骤S6，没有单错的错误检测通知的状态持续一定的时间段时，过程前往步骤S8，其中，错误巡检请求取消部件30把针对巡检控制部件22的错误巡检请求的发出取消，并使得所述部件停止额外的巡检。
另一方面，当在步骤S5，在一定的时间段过去之前存在来自ECC电路18的单错的错误检测通知时，在步骤S7，对在步骤S6中对一定的时间段的过去进行计数的定时器计数器进行复位，以及，再次重复从步骤S5的过程。
当针对巡检控制部件22的错误巡检请求在步骤S8被停止时，在步骤S9再次对来自ECC电路18的单错的检测通知进行监控。当在步骤S10，确定单错的检测通知没有持续一定的时间段时，过程前往步骤S11，其中，指示更新请求生成部件20把更新周期T2的设置取消，并返回到正常的更新周期T1。注意，如果在步骤S9，在一定的时间段过去之前存在来自ECC电路18的单错的检测通知，则过程返回步骤S2，并开始针对新的单错的周期调整过程。
对步骤S1至S11的这些过程进行重复，直到在步骤S12存在停止指示。
图6是示出了根据本发明的存储器设备的另一实施例的方框图，以及，此实施例特征在于复数个存储器12-1至12-4被装配在存储器板10上。
在图6中，在存储器板10上，以及在图1的实施例中，提供了存储器控制部件14、外部对接部件16、ECC电路18、更新请求生成部件20、巡检控制部件22、以及周期调整部件24；在周期调整单元24中，提供了更新周期缩短部件26、错误巡检请求发出部件28、错误巡检请求取消部件30、以及更新周期缩短取消部件32的功能；以及，从这一点，配置和操作与图1的实施例的配置和操作一样。
另一方面，作为存储器板10的存储器，在本实施例中，提供了四个存储器12-1至12-4，以使得存储器容量成为四倍。存储器12-1至12-4中的每个存储器具有与图2所示的存储器12同样的配置。
在以此方式提供了复数个存储器12-1至12-4的情形中，当接收到来自更新请求发出部件20的更新触发信号时，存储器控制部件14把更新命令并行地发给四个存储器12-1至12-4，以及，对于存储器12-1至12-4并行地重复更新操作，在所述更新操作中，例如，如图2所示在每个更新操作中顺序地指定8192个行地址。
针对这一点，当从巡检控制部件22接收到巡检触发信号时，存储器控制部件14以存储器12-1、12-2、12-3、以及12-4的顺序来指定存储器地址，以进行巡检操作。因此，与提供了一个存储器12的图1的情形相比，一个巡检操作的周期需要四倍的巡检周期，因为图6的实施例中提供了四个存储器12-1至12-4。
在提供了存储器12-1至12-4时，由于存储器12-1至12-4可以分别以及并行地经受更新操作，周期调整部件24所进行的对更新周期的缩短可以仅对检测到单错的存储器来进行，或者可以对全部的四个存储器12-1至12-4来进行。
例如，当在存储器12-1至12-4中的两个存储器中重叠地检测到单错时，对错误出现地址中的每个错误出现地址，进行用于伴随着更新周期的缩短来检查更新周期调整效果的额外的巡检。
在上述实施例中，作为需要更新操作的存储器，以DRAM和SDRAM为例；然而，本发明不限与此，而是无需被修改即可被应用于需要更新操作的任意的存储器设备。
在上述实施例中，作为ECC电路，以使用单错校正双错码的情形为例；然而，所述码不限于此，且可以使用具有任意的检测校正能力的错误检测校正码。
上述实施例中在进行单错检测时更新周期的缩短的程度可以为任意的缩短率，使得周期T2短于正常的更新周期T1，以及，更新周期T2的可缩短的程度由存储器12所使用的被使用的存储器设备来确定。
在上述实施例中，通过由计数器对触发信号进行计数来确定在一定的时间或更长的时间而没有获得错误检测通知的状态；然而，可以使用定时器来确定时间的过去。
本发明包括不破坏其目的和益处的任意的修改，以及，上述实施例中所示的附图标记不对本发明构成限制。

Claims (6)

1.一种存储器设备，包括：
外部对接部件，用于与更高级别的设备对接；
存储器，用于存储数据；
存储器控制部件，用于对针对存储器的数据的写入和读取进行控制；
ECC电路，用于生成错误检测校正码以及在数据要被写入到存储器时把所述码添加到所述数据，以及，当从所述存储器读取所述数据时，如果检测到可校正的错误，则基于所述错误检测校正码对所述数据进行校正；
更新请求生成部件，用于在每个更新周期发出更新请求以及对存储器进行更新；
巡检控制部件，用于周期性地读取存储器的数据，通过ECC电路对数据的正常性进行检查，以及，如果检测到所述可校正的错误，则把被校正的数据写回所述存储器；以及
周期调整部件，用于在ECC电路检测到数据的错误时，缩短更新请求生成部件的更新周期以及使得巡检控制部件对错误出现地址进行密集的巡检，
其中所述周期调整部件包括：
更新周期缩短部件，用于在接收到来自ECC电路的错误检测通知时，指示更新请求生成部件把更新周期缩短；
错误巡检请求发出部件，用于保留从ECC电路接收的错误出现地址，以及按照比被改变的更新周期稍微更长的周期来把用于对所述错误出现地址进行巡检的错误巡检请求发给巡检控制部件；
错误巡检请求部件，用于在错误巡检请求被发出之后、在预定的时间段或更长的时间没有从ECC电路接收到错误出现地址的错误检测通知时，停止所述错误巡检请求的发出；以及
更新周期缩短取消部件，用于在错误巡检请求的发出被停止之后、在预定的时间段或更长的时间没有从ECC电路接收到错误检测通知时，取消对更新周期的缩短以及把所述周期返回到原始的周期，
其中在巡检控制部件从周期调整部件接收到错误巡检请求时，所述巡检控制部件除了正常进行的周期性的巡检操作之外还进行错误出现地址的巡检。
2.如权利要求1所述的存储器设备，其中
当ECC电路基于所读取的存储器的数据的错误检测校正码而检测到单错时，所述ECC电路对所述单错进行校正以及把包含错误出现地址的错误检测通知传输给周期调整部件。
3.如权利要求1所述的存储器设备，其中
存储器包含用于与从外部被供给的时钟信号相同步地来读取和写入数据的同步动态随机访问存储器(SDRAM)以及随机访问存储器(DRAM)。
4.一种存储器设备的更新调整方法，包括：
外部对接部件，用于与包含处理器的更高级别的设备对接；
存储器，用于存储数据；
存储器控制部件，用于对针对存储器的数据的写入和读取进行控制；
ECC电路，用于生成错误检测校正码以及在数据要被写入到存储器时把所述码添加到所述数据，以及，当从所述存储器读取所述数据时，如果检测到可校正的错误，则基于所述错误检测校正码对所述数据进行校正；
更新请求生成部件，用于以每个预定的更新周期发出更新请求以及对存储器进行更新；以及
巡检控制部件，用于周期性地读取存储器的数据，通过ECC电路对数据的正常性进行检查，以及，如果检测到所述可校正的错误，则把被校正的数据写回所述存储器；其中
在ECC电路检测到数据的错误时，缩短更新请求生成部件的更新周期以及使得巡检控制部件对错误出现地址进行密集的巡检；
在接收到来自ECC电路的错误检测通知时，指示更新请求生成部件把更新周期缩短；
保留从ECC电路接收的错误出现地址，以及按照比被改变的更新周期稍微更长的周期来把用于对所述错误出现地址进行巡检的错误巡检请求发给巡检控制部件；
在错误巡检请求被发出之后、在预定的时间段或更长的时间没有从ECC电路接收到错误出现地址的错误检测通知时，停止错误巡检请求的发出；以及
在错误巡检请求的发出被停止之后、在预定的时间段或更长的时间没有从ECC电路接收到错误出现地址的错误检测通知时，取消对更新周期的缩短以及把所述周期返回到原始的周期，
其中在接收到错误巡检请求时，使得所述巡检控制部件除了正常进行的周期性的巡检操作之外还进行错误出现地址的巡检。
5.如权利要求4所述的存储器设备的更新调整方法，其中
当ECC电路基于所读取的存储器的数据的错误检测校正码而检测到单错时，使得所述ECC电路对所述单错进行校正以及对包含错误出现地址的错误检测通知进行传输。
6.如权利要求4所述的存储器设备的更新调整方法，其中
存储器包含用于与从外部被供给的时钟信号相同步地来读取和写入数据的同步动态随机访问存储器(SDRAM)以及随机访问存储器(DRAM)。
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