CN101515576B - 膜上芯片封装结构、及其制造与组装方法 - Google Patents

膜上芯片封装结构、及其制造与组装方法 Download PDF

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Abstract

本发明公开了一种膜上芯片封装结构、及其制造与组装方法。该膜上芯片封装结构包含一基板、一第一导电箔以及一第二导电箔。基板包含一第一平面以及相对于该第一平面的一第二平面。第一导电箔设置于基板的第一平面上，并具有用来凸块焊接的第一特定图样。第二导电箔设置于基板的第二平面上，并具有第二特定图样，其中第二特定图样的面积不小于第一特定图样的面积。

Description

膜上芯片封装结构、及其制造与组装方法
技术领域
本发明涉及一种膜上芯片封装结构及其制造与组装方法，尤指一种通过将各具有一个特定图样的两金属箔分别设置于膜上芯片封装结构的基板两侧的结构及相关方法来改善散热以及TCP封装工艺。
背景技术
在过去，薄膜晶体管-液晶显示器(TFT-LCD)的面板是以卷带式芯片载体封装(tape carrier package，TCP)为主，然而，由于考量到低成本、微细间距、易挠性以及可承载无源元件等原因，在大型薄膜晶体管-液晶显示器的驱动集成电路中采用玻璃倒装片(chip on glass，COG)封装以及膜上芯片(chip on film，COF)封装来取代TCP封装的比例已逐渐增加。因此，市面上对于COG封装与COF封装的驱动集成电路的需求也跟着大量增加。
现今的薄膜晶体管-液晶显示器为了配合更高的频率、驱动电压以及更多的显示通道等高标要求下，因此驱动集成电路的散热能力变得愈来愈重要，其中一种解决方式便是通过设置两层金属层于COF封装结构中来加强散热能力。请参考图1与图2，图1(包含有图1A与图1B)为先前技术中的膜上芯片封装结构的示意图，而图2则为显示图1所示的膜上芯片封装结构的散热能力的示意图。如图1A所示，一膜上芯片封装结构100包含一基底110、一第一金属箔120以及一防焊层(solder resist layer)130。基底110由聚亚酰胺膜(polyimide film，PI film)所构成，第一金属箔120设置在基底110的一第一平面112上，而防焊层130则是覆盖于第一金属箔120之上。此外，一驱动集成电路140焊接在膜上芯片封装结构100之上，其中驱动集成电路140的凸块(bump)142焊接在第一金属箔120的一第一特定图样122。如图1B所示，一膜上芯片封装结构150的架构与膜上芯片封装结构100类似，两者不同之处在于膜上芯片封装结构150还包含一第二金属箔160，且第二金属箔160设置于基底110中相对于第一平面112的第二平面114上。如图2所示，使用膜上芯片封装结构150的驱动集成电路140的温度远小于使用膜上芯片封装结构100的驱动集成电路140的温度，由此可知，膜上芯片封装结构150散热能力可通过增加第二金属箔160来改善。
虽然膜上芯片封装结构150散热能力可经由增加第二金属箔160来改善，然而，还是必须考虑到TCP封装工艺的可行性。如图1B所示，由于第二金属箔160完全覆盖于基板110的第二平面114之上，传统的只有单一个电荷耦合装置(charge coupled device，CCD)的内引脚(inner lead)接合器(bonder)便无法看穿膜上芯片封装结构150，所以并不适合膜上芯片封装结构150。因此，膜上芯片封装结构150必需使用一个具有两个电荷耦合装置的新型内引脚接合器，如此一来，会造成TCP封装工艺的成本上升。
发明内容
因此，本发明的目的之一在于提出一种膜上芯片(COF)封装结构及其相关制造与组装方法，以解决上述的问题。
本发明披露一种膜上芯片封装结构。膜上芯片封装结构包含：一基板、一第一导电箔以及一第二导电箔。基板包含一第一平面以及相对于该第一平面的一第二平面。第一导电箔设置于该基板的该第一平面上，其具有用来凸块焊接的一第一特定图样。第二导电箔设置于该基板的该第二平面上，其具有一第二特定图样，其中该第二特定图样的面积不小于该第一特定图样的面积。
本发明另披露一种制造一膜上芯片封装结构的方法，该方法包含有：提供一基底，其包含一第一平面以及相对于该第一平面的一第二平面；将一第一导电箔设置于该基板的该第一平面上，其中第一导电箔具有用来凸块焊接的一第一特定图样；以及将一第二导电箔设置于基板的第二平面上，其中第二导电箔具有一第二特定图样，且第二特定图样的面积不小于第一特定图样的面积。
本发明另披露一种用来组装一驱动集成电路与一膜上芯片封装结构的方法。该方法包含有：提供驱动集成电路以及膜上芯片封装结构，该膜上芯片封装结构包含一基板、一第一导电箔以及一第二导电箔，其中该基板包含一第一平面以及相对于该第一平面的一第二平面，该第一导电箔设置于该基板的该第一平面上并具有用来凸块焊接的一第一特定图样，以及该第二导电箔设置于该基板的该第二平面上并具有一第二特定图样，且该第二特定图样的面积不小于该第一特定图样的面积；利用一载座来承载该驱动集成电路；利用一电荷耦合装置来监看该膜上芯片封装结构，并利用该电荷耦合装置来通过该第一特定图样以及该第二特定图样监看该驱动集成电路以校正该驱动集成电路；以及将该驱动集成电路焊接在该膜上芯片封装结构之上，其中该驱动集成电路的凸块焊接于该第一导电箔的该第一特定图样之上。
附图说明
图1(包含有图1A与图1B)为先前技术中的膜上芯片封装结构的示意图。
图2为显示图1所示的膜上芯片封装结构的散热的示意图。
图3为本发明一膜上芯片封装结构的一实施例的示意图。
图4(包含有图4A与图4B)为图3所示的第二导电箔的第二特定图样的例子的俯视图。
图5(包含有图5A、图5B、图5C以及图5D)为图4所示的第二导电箔的例子的俯视图。
图6为图1中的图1B所示的膜上芯片封装结构的TCP封装工艺的示意图。
图7为图3所示的膜上芯片封装结构的TCP封装工艺的示意图。
图8为本发明制造一膜上芯片封装结构的方法的一操作范例的流程图。
图9为本发明制造一膜上芯片封装结构的方法的另一操作范例的流程图。
图10为本发明组装一驱动集成电路与一膜上芯片封装结构的方法的一操作范例的流程图。
附图标记说明
100、150、300            膜上芯片封装结构
110、310基底
120     第一金属箔
160     第二金属箔
320     第一导电箔
350、400、450、500、520、540、560  第二导电箔
130、330     防焊层
112、312     第一平面
114、314     第二平面
122、322     第一特定图样
352、410、460、510  第二特定图样
140、340  驱动集成电路
142、342  凸块
A1、A2    投影区域
515、535、555、575  开孔
610、620、710       电荷耦合装置
A61、A62、A71、A72  位置
640  载座
802～810、910、920、930、1002～1010  步骤
具体实施方式
在说明书及后续的权利要求当中使用了某些词汇来指称特定的元件。所属领域中普通技术人员应可理解，硬体制造商可能会用不同的名词来称呼同样的元件。本说明书及后续的权利要求并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及后续的权利要求当中所提及的“包含”为一开放式的用语，故应解释成“包含但不限定于”。另外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或透过其他装置或连接手段间接地电气连接至该第二装置。
请参考图3，图3为本发明一膜上芯片封装结构300的一实施例的示意图。膜上芯片封装结构300包含(但不局限于)一基底310、一第一导电箔320、一第二导电箔350以及一防焊层330。基底310包含一第一平面312以及相对于第一平面312的一第二平面314，第一导电箔320设置于基板310的第一平面312上，并具有用来凸块焊接的一第一特定图样322；第二导电箔350设置于基板310的第二平面314上，并具有一第二特定图样352，而防焊层330则是覆盖于第一导电箔320之上。另外，驱动集成电路340焊接在膜上芯片封装结构300之上，其中驱动集成电路340的凸块342焊接在第一导电箔320的一第一特定图样322。与图1B中的膜上芯片封装结构150相较，膜上芯片封装结构300的第二导电箔350还包含第二特定图样352，其中第二特定图样352的面积不小于第一特定图样322的面积。通过增加第二特定图样352于第二导电箔350之中，膜上芯片封装结构300可以使用单一个电荷耦合装置即可看穿，如此一来，传统的只有单一个电荷耦合装置的内引脚接合器便可适用于膜上芯片封装结构300之中，以降低TCP封装工艺的成本。
请注意，第一特定图样322于基板310上的一投影区域A1位于第二特定图样352于基板310上的一投影区域A2之中。在一实施例中，第一特定图样322等于第二特定图样352，则投影区域A1亦等于投影区域A2。在另一实施例中，第一特定图样322小于第二特定图样352，则投影区域A1位于投影区域A2之中。
请再注意，上述的基底310可由聚亚酰胺膜(polyimide film，PI film)所构成，但并不局限于此，亦可为其他种类的基底。第一导电箔320以及第二导电箔350可由一金属材料，例如铜所构成，但此并非本发明的限制条件。此外，第二特定图样352的形状以及大小并不限定，关于第二特定图样352的各种设计将于下列的实施例及相关示意图中详加叙述。
请参考图4(包含有图4A与图4B)，图4为图3所示的第二导电箔350的第二特定图样352的例子的俯视图。如图4A所示，一第二导电箔400具有一第二特定图样410，其中第二特定图样410等于图3所示的第一特定图样322。如图4B所示，一第二导电箔450具有一第二特定图样460，其中第二特定图样460异于图3所示的第一特定图样322且其面积大于第一特定图样322的面积。在此两实施例中，第二导电箔完整地覆盖于该基板中除了该第二特定图样之外的第二平面上，如此一来，膜上芯片封装结构可以得到最理想的散热能力。如图4所示，第二特定图样的形状与大小并不限定，本领域的技术人员该可了解，在不违背本发明的精神下，第二特定图样的各种变化皆应隶属于本发明所涵盖的范围。
图4所示的第二导电箔400、450仅为用来描述本发明的实施例，本领域的技术人员应可了解，第二导电箔的各式各样变化皆是可行的。请参考图5(包含有图5A、图5B、图5C以及图5D)，图5为图4所示的第二导电箔的例子的俯视图，其显示出几种图4所示的第二导电箔的变化实施例。如图5A所示，第二导电箔500的架构与图4的架构类似，两者不同之处在于第二导电箔500除了第二特定图样510(可由图4的第二特定图样410或460来实施)之外还包含一个或者多个开孔515，其中开孔515呈长条型且与第二特定图样510平行。如图5B所示，第二导电箔520的架构与图5A中的第二导电箔500类似，两者不同之处在于第二导电箔520所包含的一个(或者多个)开孔535呈长条型但垂直于第二特定图样510。如图5C所示，第二导电箔540的架构与图5A中的第二导电箔500类似，两者不同之处在于第二导电箔540所包含的开孔555的数量、大小以及位置皆与图5A中的开孔515不同。如图5D所示，第二导电箔560的架构与图5A中的第二导电箔500类似，两者不同之处在于第二导电箔560所包含的开孔575呈方形。
由图5可知，第二导电箔所包含的开孔的形状、数量、大小以及位置皆不限定。本领域的技术人员应可了解，在不违背本发明的精神下，第二导电箔所包含的开孔的各式各样变化皆是可行的，此亦隶属于本发明所涵盖的范围。此外，这些不同形状的开孔可以使得元件或者物件更容易地附着在基板(例如PI膜)上，因为元件或者物件并不容易附着在第二导电箔(例如铜)之上。
请参考图6以及图7，图6为图1中的图1B所示的膜上芯片封装结构150的TCP封装工艺的示意图，而图7则为图3所示的膜上芯片封装结构300的TCP封装工艺的示意图。如图6所示，一第一电荷耦合装置(CCD)610用来监看膜上芯片封装结构150以确认第一金属箔120上的第一特定图样122的位置A61，而第二电荷耦合装置620则是用来监看驱动集成电路140以校正凸块142的位置A62。之后，载座640会将驱动集成电路140倒过来并移动至位置A61，最后，再将驱动集成电路140焊接在膜上芯片封装结构150之上，其中驱动集成电路140的凸块142焊接于第一金属箔120的第一特定图样122的位置A61上。如图7所示，膜上芯片封装结构300为倒置的，一电荷耦合装置710用来监看膜上芯片封装结构300以确认第一特定图样322的位置A71，由于膜上芯片封装结构300可以被直接看穿，因此同一个电荷耦合装置710可以通过第二特定图样352与第一特定图样322来监看驱动集成电路340以校正驱动集成电路340的凸块342的位置A72。接下来，载座740会将驱动集成电路340移动至位置A71，最后会将驱动集成电路340焊接在膜上芯片封装结构300之上，其中驱动集成电路340的凸块342焊接于第一导电箔320的第一特定图样322之上。比较两者可以得知，本发明所披露的膜上芯片封装结构300仅需要一个电荷耦合装置710即可将驱动集成电路340焊接在膜上芯片封装结构300之上，如此一来可降低TCP封装工艺的成本。
请参考图8，图8为本发明制造一膜上芯片封装结构的方法的一操作范例的流程图，其包含(但不局限于)以下的步骤(请注意，假若可获得实质上相同的结果，则这些步骤并不一定要遵照图8所示的执行次序来执行)：
步骤802：开始。
步骤804：提供一基底，其包含第一平面以及相对于第一平面的第二平面。
步骤806：将一第一导电箔设置于该基板的第一平面上，其中第一导电箔具有用来凸块焊接的第一特定图样。
步骤808：将一第二导电箔设置于基板的第二平面上，其中第二导电箔具有第二特定图样，且第二特定图样的面积不小于第一特定图样的面积。
步骤810：将第二导电箔完整地覆盖于基板中除了第二特定图样之外的第二平面上。
请同时参考图8以及图3，接下来，将配合图8所示的各步骤以及图3所示的各元件来说明如何制作一个膜上芯片封装结构300。在步骤804中，提供基底310，其包含第一平面312以及相对于第一平面312的第二平面314。于步骤806～808中，具有第一特定图样322的第一导电箔320设置于基板310的第一平面312上，而具有第二特定图样352的第二导电箔350设置于基板310的第二平面314之上，且第二特定图样352的面积不小于第一特定图样322的面积。在本实施例中，第二导电箔350完整地覆盖于基板310中除了第二特定图样352之外的第二平面314上(步骤810)。
上述流程的步骤仅为本发明所举可行的实施例，并非限制本发明的限制条件，在其他的实施例中，可设计更多的步骤于流程之中来提供膜上芯片封装结构更多的功能。请参考图9，图9为本发明制造一膜上芯片封装结构的方法的另一操作范例的流程图，其包含(但不局限于)以下步骤：
步骤802：开始。
步骤804：提供一基底，其包含第一平面以及相对于第一平面的第二平面。
步骤910：设计第二特定图样。
步骤920：将第一特定图样设置于第一导电箔的第一位置上，并将第二特定图样设置于第二导电箔的第二位置上。
步骤806：将一第一导电箔设置于该基板的第一平面上，其中第一导电箔具有用来凸块焊接的第一特定图样。
步骤808：将一第二导电箔设置于基板的第二平面上，其中第二导电箔具有第二特定图样，且第二特定图样的面积不小于第一特定图样的面积。
步骤930：将开孔设置于第二导电箔之上。
步骤940：将第二导电箔完整地覆盖于基板中除了第二特定图样与开孔之外的第二平面上。
图9所示的步骤类似图8所示的步骤，两者不同之处在于图9还增加一设计图样的步骤(亦即步骤910～920)以及一开孔设置步骤(亦即步骤930)于流程当中。在步骤910中，当第二特定图样设计成与第一特定图样相同时，可以得到如图4A所示的膜上芯片封装结构400；当第二特定图样设计成与第一特定图样不同时，可以得到如图4B所示的膜上芯片封装结构450。此外，将一个或者多个开孔设置于第二导电箔上时，可以得到如图5(包括图5A～5D)所披露的膜上芯片封装结构。
请参考图10，图10为本发明组装一驱动集成电路与一膜上芯片封装结构的方法的一操作范例的流程图，其包含以下步骤：
步骤1002：开始。
步骤1004：提供驱动集成电路及膜上芯片封装结构，膜上芯片封装结构包含基板、第一导电箔以及第二导电箔，其中基板包含第一平面以及相对于第一平面的第二平面，第一导电箔设置于基板的第一平面上并具有用来凸块焊接的第一特定图样，以及第二导电箔设置于基板的第二平面上并具有第二特定图样，且第二特定图样的面积不小于第一特定图样的面积。
步骤1006：利用一载座来承载驱动集成电路。
步骤1008：利用一电荷耦合装置来监看膜上芯片封装结构，并利用该电荷耦合装置来通过第一特定图样以及第二特定图样监看驱动集成电路以校正驱动集成电路。
步骤1010：将驱动集成电路焊接在膜上芯片封装结构之上，其中驱动集成电路的凸块焊接于第一导电箔的第一特定图样之上。
由于步骤1002～1010的相关运作已详细描述于图7中，为简洁起见于此不再赘述。
倘若大体可以到相同的功效，图8、图9以及图10中的流程的步骤不限定要依据实施例所示的顺序来执行，且在不违背本发明的精神的情况下，可再增加其他的中间的步骤。
以上所述的实施例仅用来说明本发明的技术特征，并非用来局限本发明的范畴。由上可知，本发明提供一种膜上芯片封装结构及其相关制造与组装方法。膜上芯片封装结构300可经由增加第二导电箔350来改善散热能力，且透过增加第二特定图样352于第二导电箔350之中可以仅使用一个电荷耦合装置即可看穿膜上芯片封装结构300，因此，传统的只有单一个电荷耦合装置的内引脚接合器便可适用于膜上芯片封装结构300中。如此一来，不但散热问题可以解决，且采用本发明所披露的膜上芯片封装结构可以降低TCP封装工艺的成本。此外，本领域的技术人员应可了解，在不违背本发明的精神下，第二导电箔的各种变化皆是可行的。举例而言，可额外设置一个或者多个开孔于第二导电箔中，以使元件或者物件更容易地附着在基板上，此亦隶属于本发明所涵盖的范围。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims (20)

1.一种膜上芯片封装结构，包含有：
一基板，包含一第一平面以及相对于该第一平面的一第二平面；
一第一金属箔，设置于该基板的该第一平面上，其具有用来凸块焊接的一第一特定开口图样；以及
一第二金属箔，设置于该基板的该第二平面上，其具有一第二特定开口图样，其中该第二特定开口图样的面积不小于该第一特定开口图样的面积。
2.如权利要求1所述的膜上芯片封装结构，其中该第一特定开口图样于该基板上的一投影区域位于该第二特定开口图样于该基板上的一投影区域之中。
3.如权利要求1所述的膜上芯片封装结构，其中该第二特定开口图样大致上等于该第一特定开口图样。
4.如权利要求1所述的膜上芯片封装结构，其中该第二金属箔完整地覆盖于该基板中除了该第二特定开口图样之外的该第二平面上。
5.如权利要求1所述的膜上芯片封装结构，其中该第二金属箔还包含一开孔。
6.如权利要求5所述的膜上芯片封装结构，其中该开孔呈方形。
7.如权利要求5所述的膜上芯片封装结构，其中该开孔呈长条型。
8.如权利要求1所述的膜上芯片封装结构，其中该基板为聚亚酰胺膜。
9.如权利要求1所述的膜上芯片封装结构，其中该第一金属箔包含铜，以及该第二金属箔包含铜。
10.一种制造一膜上芯片封装结构的方法，包含有：
提供一基底，其包含一第一平面以及相对于该第一平面的一第二平面；
将一第一金属箔设置于该基板的该第一平面上，其中该第一金属箔具有用来凸块焊接的一第一特定开口图样；以及
将一第二金属箔设置于该基板的该第二平面上，其中该第二金属箔具有一第二特定开口图样，且该第二特定开口图样的面积不小于该第一特定开口图样的面积。
11.如权利要求10所述的方法，还包含：
将该第一特定开口图样设置于该第一金属箔的一第一位置，并将该第二特定开口图样设置于该第二金属箔的一第二位置；
其中该第一位置位于该第二位置之中。
12.如权利要求10所述的方法，其还包含设计该第二特定开口图样大致上等于该第一特定开口图样。
13.如权利要求10所述的方法，其还包含将该第二金属箔完整地覆盖于该基板中除了该第二特定开口图样之外的该第二平面上。
14.如权利要求10所述的方法，其还包含设置一开孔于该第二金属箔上。
15.一种用来组装一驱动集成电路与一膜上芯片封装结构的方法，包含有：
提供该驱动集成电路以及该膜上芯片封装结构，该膜上芯片封装结构包含一基板、一第一金属箔以及一第二金属箔，其中该基板包含一第一平面以及相对于该第一平面的一第二平面，该第一金属箔设置于该基板的该第一平面上并具有用来凸块焊接的一第一特定开口图样，以及该第二金属箔设置于该基板的该第二平面上并具有一第二特定开口图样，且该第二特定开口图样的面积不小于该第一特定开口图样的面积；
利用一载座来承载该驱动集成电路；
利用一电荷耦合装置来监看该膜上芯片封装结构，并利用该电荷耦合装置来透过该第一特定开口图样以及该第二特定开口图样监看该驱动集成电路以校正该驱动集成电路；以及
将该驱动集成电路焊接在该膜上芯片封装结构之上，其中该驱动集成电路的凸块焊接于该第一金属箔的该第一特定开口图样之上。
16.如权利要求15所述的方法，其中该第一特定开口图样于该基板上的一投影区域位于该第二特定开口图样于该基板上的一投影区域之中。
17.如权利要求15所述的方法，其中该第二特定开口图样大致上等于该第一特定开口图样。
18.如权利要求15所述的方法，其中该第二金属箔完整地覆盖于该基板中除了该第二特定开口图样之外的该第二平面上。
19.一种膜上芯片封装结构，包含有：
一基板，包含一第一平面以及相对于该第一平面之一第二平面；
一第一金属箔，设置于该基板的该第一平面上，其具有用来凸块焊接的一第一特定开口图样；以及
一第二金属箔，设置于该基板的该第二平面上，其具有一第二特定开口图样，其中该第二特定开口图样为可被看穿以与该凸块焊接的一位置对齐。
20.如权利要求19所述的膜上芯片封装结构，其中该第二金属箔覆盖于该基板中除了该第二特定开口图样之外的该第二平面上。
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