CN101512740B - 在fet器件中形成具有低缺陷密度的镍硅化物的方法和装置 - Google Patents

在fet器件中形成具有低缺陷密度的镍硅化物的方法和装置 Download PDF

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Abstract

本发明提供了一种方法和装置，其中定向和非方向金属(例如Ni)沉积步骤在同一工艺腔室中执行。形成第一等离子体用于从靶移除材料；在连接到RF发生器的环形电极(例如Ni环)内部中形成第二等离子体用于提高材料的离子密度。在没有第二等离子体和衬底的电偏置的条件下，材料非定向地沉积在衬底上，而当存在第二等离子体并且衬底被电偏置时，材料定向地沉积在衬底上。从沉积的金属形成的镍硅化物比从单纯定向工艺中沉积的金属形成的NiSi具有更低的栅多晶硅薄膜电阻并且可以具有更低的管道缺陷密度，并且比从单纯非定向工艺中沉积的金属形成的NiSi具有更低的源/漏接触电阻。

Description

在FET器件中形成具有低缺陷密度的镍硅化物的方法和装置
相关申请的交叉引用
本申请要求于2005年10月3日提交的序列号为11/163038、题为“METHOD AND APPARATUS FOR FORMING NICKEL SILICIDEWITH LOW DEFECT DENSITY IN FET DECIVES”的美国专利申请的优先权，这里通过参考将其全部内容引入。
技术领域
本发明涉及先进半导体器件的制造，并且尤其涉及改进CMOS集成器件中高性能场效应晶体管(FET)的制造性，其中在该FET结构中含有镍硅化物。
背景技术
金属硅化物已经在先进FET器件的制造中加以使用，以便限制薄膜电阻随着工艺线宽的降低而增大。尤其是，FET的栅结构的上部中和相邻于栅的源/漏区域中的硅区域中的硅经常转化为硅化物。在通常的硅化工艺中，首先将金属层沉积在FET结构之上，之后对该结构进行退火从而促成其中金属与硅相接触的硅化物的形成；随后去除未反应的金属。图1A示出了FET结构10，其形成于衬底1上并且具有一对FET栅结构(在栅电介质13，14之上具有栅材料11，12)，在栅材料的侧部上具有隔离物15，16。均厚(blanket)金属层17沉积在该结构上；热处理将促使层17中的金属与栅材料11，12和衬底的源/漏区域2中的硅化合。这样形成了硅化物材料区域18，如图1B所示。
当与其他金属硅化物(例如，钴硅化物)相比较时，镍硅化物提供随着线宽降低而较少地增加薄膜电阻。为此，广泛认为镍硅化物是制造FET结构的硅化物材料的选择，该结构的栅线宽是65nm或者65nm以下。对硅化热处理工艺中的温度进行控制，使得形成相对于高电阻NiSi2的低薄膜电阻态的NiSi。
遗憾的是，传统镍硅化物形成工艺易受所谓的管道缺陷的影响，即，不希望的衬底中硅化物的向外生长，尤其是隔离物下的侧向生长。在图1B中示意性地示出了管道19。管道中的材料可以是NiSi或者NiSi2。
已知镍硅化物中的管道缺陷的密度受到所使用的金属沉积工艺类型的影响。沉积工艺(以及执行该工艺的工具)通常是定向的(准直的)或者非定向的(非准直的)。每个沉积工艺导致结果硅化物的不同轮廓(profile)。在图2A和图2B中示出了一对栅上所沉积的金属的轮廓(在隔离物15，16已经经历了高度降低蚀刻或者“下拉”工艺之后)。准直的金属沉积工艺，其中金属原子在基本上与衬底表面正交的直线路径上移动，促使在栅结构的上表面上形成金属21并且在衬底表面21b上(包括栅之间的表面)形成基本均匀的金属覆盖；在栅结构的侧壁上的区域21a中，仅沉积了薄层金属(图2A)。相比之下，非准直金属沉积工艺促使金属22沉积在栅结构的顶部和侧部上，使得区域22a中的侧壁上的金属厚度接近于栅的顶部上的金属厚度(图2B)。在非准直工艺中，栅结构、隔离物以及沉积在栅结构顶部上的金属使得遮蔽了靠近隔离物的衬底，从而在表面(例如区域22b)上的金属覆盖可能不完整。这种影响随着区域的纵横比增大(例如随着栅结构之间的距离减小)而更加显著。
图2C和图2D中示出了作为这些工艺的结果而形成的硅化物轮廓。当使用准直沉积工艺时(参见图2C)，镍硅化物23在栅结构的侧部上的区域23a中具有减少的厚度，并且在相邻于隔离物的源/漏区域23b中具有均匀覆盖。相比之下，当使用非准直沉积工艺时(参见图2D)，镍硅化物24在栅的侧部上的区域22a中具有较大厚度，而在相邻于隔离物的区域22b中具有较差的覆盖。
研究已经证明，管道缺陷的密度受沉积工艺的定向性程度影响。例如，在非定向(非准直)工艺中的Ni的沉积可能导致比定向(准直)工艺中类似的镍的厚度的沉积更低的镍硅化物管道缺陷密度。另外，本领域中的众多工作人员已经注意到，在非准直金属沉积之后形成的硅化物具有比准直沉积工艺后形成的硅化物低大约30％的栅多晶硅薄膜电阻。这是由于在非准直工艺中沉积在栅的侧部上的金属厚度更大。另一方面，在非准直金属沉积工艺中，源/漏区域中的硅化物的较差覆盖导致在该区域中的高接触电阻。
因此，非常期望结合准直和非准直镍沉积工艺的最佳特征。尤其是，期望在栅结构的顶部具有非定向沉积而在源/漏区域中具有定向沉积。一种可能的方法将是用以下两个步骤执行镍沉积：(1)使用传统的、非准直工艺在工艺腔室中沉积部分期望的厚度；(2)使用准直工艺在另一腔室中(例如，在来自于应用材料有限公司的高级低压力源工具中)沉积剩余的厚度。将需要连接这两个工艺腔室，使得衬底不被暴露在空气中。在设备和增加的衬底处理两方面，这种解决方案是昂贵的。
为了实现用于FET制造中的NiSi的潜能，需要一种集成了定向和非定向工艺步骤的镍沉积工艺和工具，使得结果硅化物具有最小的薄膜电阻并且避免管道缺陷。
发明内容
本发明通过提供一种在衬底上制造FET器件的方法而解决上述需要，其中在同一腔室中执行两个工艺步骤：第一步骤，在非定向工艺中在器件上沉积金属；以及第二步骤，在定向工艺中在器件上沉积金属。在第一步骤中在处理腔室中形成第一等离子体，并且在第二步骤中形成第二等离子体。第二等离子体形成在连接到RF发生器的环形电极(在镍沉积的情况中，优选为Ni环)的内部中。第一等离子体使得材料被从靶移除，而第二等离子体增加该材料的离子密度。提供衬底支座，其可以是电偏置的，使得离子在与衬底正交的方向上被吸附到衬底。
在FET器件的栅结构中和/或源/漏区域中可以包括从沉积的金属形成的硅化物(例如NiSi)。由本发明的方法所形成的硅化栅具有比从单纯定向工艺中沉积的金属形成的硅化栅更低的有效薄膜电阻。根据本发明形成的硅化源/漏区域同样具有比从单纯非定向工艺中沉积的金属形成的硅化源/漏区域更低的源/漏接触电阻。该金属优选为Ni，但可以是Ni、Ti、W、Mo、Co、Pt、Nb或者其合金中的任意一种。
沉积工艺可以利用金属沉积的准直程度以及根据该程度的硅化物管道缺陷的密度来特征化。
根据本发明的另一方面，提供了一种用于执行上述工艺的装置。该装置包括衬底支座、与衬底支座相对布置的靶、布置在衬底支座和靶之间的环形电极、连接到该电极并用于在其内部形成第二等离子体的第一RF发生器、以及连接到衬底支座并用于使该衬底电偏置的第二RF发生器。在没有第二等离子体并且衬底没有被电偏置的条件下，来自靶的材料(例如Ni)非定向地沉积在衬底上，而在存在第二等离子体的条件下以及在衬底被电偏置的条件下，来自靶的材料(例如Ni)定向地沉积在衬底上。第二等离子体增加了材料的离子密度，并且衬底的偏置使得来自于第二等离子体的离子在与衬底正交的方向上移动，由此促成材料在衬底上的定向沉积。
根据本发明的另一方面，在衬底上形成的结构包括金属硅化物的第一区域和第二区域。在第一区域中，金属硅化物布置在结构的顶部上和相邻侧壁上；在第二区域中，金属硅化物布置在相邻于侧壁的衬底上，使得金属硅化物的表面与侧壁相接触。第二区域中，金属硅化物的厚度随着与侧壁距离的减小而减小。金属硅化物的区域可以是不连续的。
在第一区域中，侧壁上的金属硅化物的厚度可以基本上等于顶部上的厚度。在第二区域中的金属硅化物的厚度可以小于第一区域中的金属硅化物的厚度。
根据本发明的另一方面，形成在衬底上的FET栅结构包括具有顶部和侧壁的栅材料的一部分、相邻于侧壁的隔离物、在栅材料的顶部上的金属硅化物的第一区域、以及在衬底上并且与隔离物相接触的金属硅化物的第二区域。第一区域和第二区域是不连续的，并且第二区域中的金属硅化物的厚度随着与隔离物距离的减小而减小。
附图说明
图1A是一对在其上沉积有硅化物形成金属层的典型FET栅结构的横截面视图的示例性图示。
图1B是在图1A的栅结构中形成的镍硅化物的示意性图示，其中存在管道缺陷。
图2A示出了使用准直(定向)工艺沉积在一对栅结构上的金属的轮廓。
图2B示出了使用非准直(非定向)工艺沉积在一对栅结构上的金属的轮廓。
图2C示出了在使用准直(定向)工艺的金属沉积后，在一对栅结构中形成的硅化物的轮廓。
图2D示出了在使用非准直(非定向)工艺的金属沉积后，在一对栅结构中形成的硅化物的轮廓。
图3A示出了在一对栅结构上沉积的金属的轮廓，其中该沉积工艺根据本发明的实施方式执行。
图3B示出了在图3A所示的金属沉积之后，在一对栅结构中形成的硅化物的轮廓。
图4是根据本发明的另一实施方式的金属沉积装置的示意性图示。
具体实施方式
根据本发明的镍沉积工艺集成了定向和非定向沉积工艺。图3A示出了在将镍从隔离物的表面移除之后沉积的镍的轮廓。非定向沉积用于以期望厚度利用镍31覆盖栅结构的顶部和上部侧壁；定向沉积用于确保源/漏区域中的金属32具有足够的厚度(尤其是在两个相邻栅结构之间)。应该注意到作为定向沉积的结果，覆盖源/漏区域的金属碰到隔离物的表面并且与之连续(对比图2B和图3A)。因为非定向工艺中的沉积在栅之间的衬底上比在栅结构的顶部上效果弱，所以金属32的厚度通常小于金属31的厚度。
图3B示出了图3A的镍的热处理之后的结果硅化物。非定向沉积确保栅的侧面上的较厚硅化物的形成(区域33a；对比图2D中的区域24a)。定向沉积导致源/漏区域中的衬底的硅化物覆盖(区域34；对比图2C中的区域23b)。对定向沉积量进行控制，使得相邻于隔离物的镍厚度减小(图3A中的区域32a)。这导致在栅的边缘处的硅化物厚度减小(区域34a；对比图2C)，其继而使得将要形成管道缺陷的可能性更小。
因此从根据本发明沉积的金属形成的硅化物比在单纯定向工艺中沉积的金属所形成的硅化物具有更低的栅多晶硅薄膜电阻以及更低的管道缺陷密度。另外，从根据本发明沉积的金属形成的硅化物比在单纯非定向工艺中沉积的金属形成的硅化物具有更低的源/漏接触电阻。
可以在其中执行根据本发明的工艺的沉积腔室100示意性地示于图4中。(图4是通过衬底的中心的横截面视图。)金属靶40位于衬底1之上，该衬底1位于衬底支座60上；在目前的制造中，衬底通常是300mm直径的硅片并且保持在晶片吸盘(wafer chuck)中。该靶连接到DC电源41。在该实施方式中，靶40是平面镍靶并且DC电源在范围500W-5kW中。(还可以使用不同形状的靶，诸如圆顶、倒杯状等。)等离子体42(通常来自Ar气体)形成在靶和衬底之间；靶的等离子体轰击使得材料去除朝着衬底移动。这样非定向沉积发生在衬底上，如传统沉积工具中那样。
环形电极，诸如镍环50，位于靶和衬底之间。电极还可以是由涂覆有Ni的不锈钢制成的环，或者是镍丝网或者Ni圆筒。环50连接到RF发生器51；当发生器51正在工作时，第二等离子体52形成在环的内部。RF发生器51通常具有频率1MHz至4MHz并且提供范围为200W-2000W的功率。第二等离子体52用于增加正镍离子的密度，该镍离子可以吸附于衬底表面。环还可以用作孔径，用于使从靶40移动到衬底1的Ni原子准直。
另一RF发生器61连接到晶片吸盘60；这个发生器用于使晶片偏置，使得镍离子70在与衬底正交的方向上吸附于衬底。RF发生器61提供范围为0-800W的功率。RF发生器61的工作频率通常是13.56MHz，但是也可以是几MHz(例如，大约2MHz)。
在集成的镍沉积工艺的第一步骤中，关掉发生器51和发生器61两者。这样，工具工作在传统模式中并且促成栅结构上的非定向沉积(尤其是，栅结构的侧壁的覆盖)。该最初的金属沉积还可以用于使得在随后的步骤中晶片更不容易充电损坏。
在沉积工艺的第二步骤中，打开RF发生器51和RF发生器61两者，促成衬底上金属的定向沉积。将理解到，在低压沉积腔室中，在直线路径中将金属离子70引向衬底，使得金属可以沉积在高纵横比结构中(例如在沟槽的底部，或者在相邻栅之间的衬底表面上)。定向沉积导致在栅之间的衬底上足够的金属覆盖以及因此足够的硅化物覆盖。
可选地，可以在工艺开始时执行短周期的定向金属沉积，从而确保在非定向金属沉积开始之前的隔离物附近(例如图3A中所示的区域32a)的金属覆盖。
可以通过改变工具的一个或者多个工作参数来优化该工艺。这些参数包括总工艺时间；RF发生器打开的时间(定向沉积时间)；定向沉积时间和总时间之间的比值；非定向或者定向沉积步骤中的气体压力；以及由一个或者多个RF发生器提供的功率。整个工艺可以视为具有可变程度的定向性(或者金属沉积的可变程度的准直)，其继而影响硅化物管道缺陷密度。管道缺陷密度还受到衬底温度、沉积的合金的混合物以及沉积后的退火条件的影响。
上述沉积工艺尤其可应用于在FET栅结构上的沉积。更通常地，该工艺可以有利地用于其中将要在具有高纵横比(例如沟槽，该沟槽的深度超过其宽度大约2倍或者更多)的特征中沉积金属的各种情况中。在对随后形成的硅化物中的管道缺陷密度进行控制的同时，改变沉积的准直程度确保用金属来覆盖该特征的底部。
上述金属沉积工艺和工具可以有利地用于沉积镍从而形成镍硅化物。将理解到，该工艺和工具可以适用于其他硅化物形成金属，例如Ni合金，Ti、W、Mo、Co、Pt、Nb以及其合金。
虽然已经根据特定实施方式对本发明进行了描述，但是根据上述描述显然的是，多个可选方案、修改以及变形对于本领域技术人员将是显而易见的。因此，本发明旨在包括所有落入本发明的范围和精神以及权利要求书的这种可选方案、修改以及变形。

Claims (25)

1.一种在衬底上沉积镍的方法，包括以下步骤：
在非定向工艺中在所述衬底上沉积镍；
在定向工艺中在所述衬底上沉积镍；以及
随后从所述镍和所述沉积的镍下面的硅形成镍硅化物，
其中所述沉积步骤在同一沉积腔室中执行，并且以任意顺序执行。
2.根据权利要求1所述的方法，其中
所述在非定向工艺中沉积镍的步骤进一步包括在第一等离子体区域中形成等离子体；以及
所述在定向工艺中沉积镍的步骤进一步包括在第二等离子体区域中形成等离子体。
3.根据权利要求2所述的方法，其中
所述在定向工艺中沉积镍的步骤进一步包括提供布置在所述衬底和与所述衬底相对的镍靶之间的环形电极，所述环形电极连接到第一RF发生器；以及
所述第二等离子体区域包括所述环形电极的内部。
4.根据权利要求2或者3所述的方法，其中所述第一等离子体区域中的等离子体使得材料从与所述衬底相对布置的镍靶移除，并且所述第二等离子体区域中的等离子体引起所述材料的电离。
5.根据权利要求4所述的方法，其中所述衬底布置在衬底支座上，并且所述在定向工艺中沉积镍的步骤进一步包括提供连接到所述支座的第二RF发生器，用于使所述衬底电偏置，由此来自所述第二等离子体区域的离子在与所述衬底正交的方向上吸附到所述衬底。
6.根据权利要求1所述的方法，其中所述镍硅化物是在所述衬底上形成的FET器件的硅化栅的一部分。
7.根据权利要求6所述的方法，其中所述硅化栅比从单纯定向工艺中沉积的镍形成的硅化栅具有更低的有效薄膜电阻。
8.根据权利要求1或权利要求6至7中任意一项权利要求所述的方法，其中所述方法特征在于镍沉积的准直程度，以及包括所述镍硅化物的器件具有根据所述准直程度的管道缺陷密度。
9.根据权利要求6至7中任意一项权利要求所述的方法，其中所述FET器件包括镍硅化源/漏区域，并且所述镍硅化源/漏区域比从单纯非定向工艺中沉积的镍形成的镍硅化源/漏区域具有更低的源/漏接触电阻。
10.根据权利要求1所述的方法，其中
所述方法特征在于沉积的镍的厚度；
所述镍硅化物是形成在所述衬底上的FET器件的一部分，其中所述FET器件包括栅结构；以及
所述镍硅化物比从单纯定向工艺中沉积的相同厚度的镍形成的镍硅化物在所述栅结构的侧部上具有更大的厚度。
11.根据权利要求1所述的方法，其中
所述方法特征在于沉积的镍的厚度；
所述镍硅化物是形成在所述衬底上的FET器件的一部分，其中所述FET器件包括栅结构；以及
所述镍硅化物比从单纯定向工艺中沉积的相同厚度的镍形成的镍硅化物在所述栅结构的上部中具有更大的体积。
12.一种用于在衬底上沉积镍的装置，包括：
衬底支座；
镍靶，其与所述衬底支座相对地布置，由此将通过来自第一等离子体区域中的等离子体的轰击从所述镍靶移除的镍沉积在所述衬底上；
电极，其布置在所述衬底支座和所述镍靶之间；
第一RF发生器，其连接到所述电极，用于在所述电极内部的第二等离子体区域中形成等离子体；以及
第二RF发生器，其连接到所述衬底支座，用于使所述衬底电偏置，其中
在没有等离子体形成在所述第二等离子体区域中并且没有电偏置所述衬底的条件下，所述镍非定向地沉积在所述衬底上，
在等离子体形成在所述第二等离子体区域中并且所述衬底被电偏置的条件下，所述镍定向地沉积在所述衬底上，以及
随后从所述镍和所述沉积的镍下面的硅形成镍硅化物。
13.根据权利要求12所述的装置，其中所述第二等离子体区域中的等离子体增加所述镍的离子密度。
14.根据权利要求12至13中任意一项权利要求所述的装置，其中所述衬底的偏置使得来自所述第二等离子体区域的离子在与所述衬底正交的方向上移动，由此使得所述镍定向沉积在所述衬底上。
15.根据权利要求12至13中任意一项权利要求所述的装置，其中所述电极具有环形形状。
16.根据权利要求15所述的装置，其中所述环形电极准直材料从所述镍靶朝向所述衬底移动。
17.一种形成在衬底上的结构，包括镍硅化物的区域，其中
在第一区域中所述镍硅化物是通过在非定向工艺和定向工艺中镍沉积在所述结构的顶部上及其相邻侧壁上以及随后从所述镍和所述沉积的镍下面的硅形成的；
在第二区域中所述镍硅化物是通过在所述非定向工艺和定向工艺中镍沉积在相邻于所述侧壁的衬底上，使得所述第二区域中的镍的表面与所述侧壁的表面相接触，以及随后从所述镍和所述沉积的镍下面的硅形成的；以及
所述第二区域中的镍硅化物的厚度随着与所述侧壁距离的减小而减小。
18.根据权利要求17所述的结构，其中所述镍硅化物的区域是非连续的。
19.根据权利要求17或者18所述的结构，其中在所述第一区域中，所述侧壁上的镍硅化物的厚度基本上等于所述顶部上的镍硅化物的厚度。
20.根据权利要求17至18中任意一项权利要求所述的结构，其中所述第一区域中的镍硅化物特征在于第一厚度，并且所述第二区域中的镍硅化物特征在于比所述第一厚度小的第二厚度。
21.一种形成在衬底上的FET栅结构，包括：
栅材料的一部分，其具有顶部和侧壁；
隔离物，其相邻于所述侧壁；
镍硅化物的第一区域，其是在非定向工艺和定向工艺中镍沉积在所述栅材料的顶部上以及随后从所述镍和所述沉积的镍下面的硅形成的；以及
镍硅化物的第二区域，其是在所述非定向工艺和定向工艺中镍沉积在所述衬底上并且与所述隔离物相接触，以及随后从所述镍和所述沉积的镍下面的硅形成的，其中
所述第一区域和所述第二区域是非连续的，以及
所述第二区域中的镍硅化物的厚度随着与所述隔离物距离的减小而减小。
22.根据权利要求21所述的FET栅结构，其中所述第一区域中的镍硅化物特征在于第一厚度，并且所述第二区域中的镍硅化物特征在于比所述第一厚度小的第二厚度。
23.根据权利要求21至22中任意一项权利要求所述的FET栅结构，其中所述隔离物相邻于所述侧壁的下部，并且所述镍硅化物的第一区域包括所述侧壁的上部。
24.根据权利要求21至22中任意一项权利要求所述的FET栅结构，其中在所述第一区域中，所述侧壁上的镍硅化物的厚度等于所述顶部上的镍硅化物的厚度。
25.根据权利要求21至22中任意一项权利要求所述的FET栅结构，其中所述栅材料具有不大于65nm的横向尺寸。
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