CN101510515B - 线路板及其制作方法及芯片封装结构 - Google Patents

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Abstract

本发明公开了线路板及其制作方法及芯片封装结构。该线路板的制作方法如下所述。提供基底、顶接垫、底接垫、顶防焊层与底防焊层，顶接垫与底接垫分别配置于基底的相对的顶面与底面上，且顶接垫与底接垫电性连接，顶防焊层与底防焊层分别配置于顶面与底面上，顶防焊层具有暴露出部分顶接垫的第一开口，底防焊层具有暴露出部分底接垫的第二开口。接着，在底面上形成覆盖底防焊层与底接垫的导电层，其与底接垫电性连接。然后，在导电层上形成具有第三开口的阻镀层。之后，通过第三开口对导电层施加电流，以电镀预凸块于顶接垫上。接着，移除阻镀层与导电层。根据本发明，可有效缩小预凸块的尺寸以及凸块间距。

Description

线路板及其制作方法及芯片封装结构
技术领域
本发明涉及一种线路板及其制作方法及其芯片封装结构，且特别是涉及一种凸块间距较小的线路板及其制作方法及其芯片封装结构。
背景技术
随着集成电路的集成度的增加，芯片的封装技术也越来越多样化。由于倒装接合技术(Flip Chip Interconnect Technology)具有缩小芯片封装体积及缩短信号传输路径等优点，故目前已广泛应用于芯片封装领域。
然而，在倒装接合的工艺中，用以接合芯片与芯片载板的焊料凸块在受热熔融时易受芯片所挤压而塌陷，以导致工艺良率的下降。因此，已知技术提出一种所谓可控塌陷芯片连接技术(Controlled Collapse Chip Connection，C4)来克服凸块塌陷的问题。
一种可控塌陷芯片连接技术是在芯片载板上形成突出的预凸块来连接芯片的焊料凸块。上述预凸块的作法如下。首先在芯片载板上全面形成种子层，其覆盖防焊层及被防焊层的开口所暴露出的接垫，并在种子层上形成图案化光致抗蚀剂层，其中图案化光致抗蚀剂层的多个开口分别连通于芯片载板上的防焊层用以暴露出接垫的多个开口。然后，通过种子层及电镀方式在防焊层的开口及图案化光致抗蚀剂层的开口中填入金属以形成预凸块。
由于前述预凸块可在倒装接合的工艺中支撑熔融的焊料凸块，故可避免已知技术中熔融的焊料凸块受到芯片的挤压而塌陷的问题。
然而，在前述制作预凸块的工艺中，由于图案化光致抗蚀剂层的开口需与防焊层的开口连通且完全暴露出防焊层的开口，故在形成图案化光致抗蚀剂层的开口时会受到工艺上对位精准度的限制，而使得图案化光致抗蚀剂层的开口宽度大于防焊层的开口宽度。如此一来，不但无法缩小图案化光致抗蚀剂层的开口的尺寸，也导致预凸块与焊料凸块的尺寸以及凸块间距(bumppitch)无法缩小。此外，由于凸块间距无法缩小，所以芯片上的芯片接垫间距亦对应无法缩小。
发明内容
本发明提供一种线路板的制作方法，可减少线路板上的预凸块的间距。
本发明提供一种线路板，其凸块间距较小。
本发明提供一种芯片封装结构，其芯片与线路板的接点密度较高。
本发明提出一种线路板的制作方法如下所述。首先，提供基底、至少一顶接垫、至少一底接垫、预防焊层与底防焊层，其中顶接垫与底接垫分别配置于基底的相对的顶面与底面上，且顶接垫与底接垫电性连接，顶防焊层与底防焊层分别配置于顶面与底面上，顶防焊层具有暴露出部分顶接垫的第一开口，底防焊层具有暴露出部分底接垫的第二开口。接着，在底面上形成导电层，导电层覆盖底防焊层与底接垫，并与底接垫电性连接。然后，在导电层上形成阻镀层，阻镀层具有第三开口，第三开口暴露出部分导电层。之后，透过第三开口对导电层施加电流，以电镀预凸块于顶接垫上。接着，移除阻镀层。然后，移除导电层。
本发明还提出一种线路板，其包括基底、至少一顶接垫、顶防焊层、预凸块、至少一底接垫以及底防焊层。基底具有相对的顶面与底面。顶接垫配置于顶面上。顶防焊层配置于顶面上并覆盖部分顶接垫，顶防焊层具有暴露出部分顶接垫的第一开口。预凸块配置于顶接垫上并位于第一开口中，预凸块具有突出于顶防焊层的突出部，突出部的最大宽度小于或等于顶接垫的宽度。底接垫配置于底面上，并电性连接至顶接垫。底防焊层配置于底面上并覆盖部分底接垫，底防焊层具有暴露出部分底接垫的第二开口。
本发明再提出一种芯片封装结构，其包括线路板、芯片以及至少一焊料凸块。线路板包括基底、至少一顶接垫、顶防焊层、预凸块、至少一底接垫以及底防焊层。基底具有相对的顶面与底面。顶接垫配置于顶面上。顶防焊层配置于顶面上并覆盖部分顶接垫，顶防焊层具有暴露出部分顶接垫的第一开口。预凸块配置于顶接垫上并位于第一开口中，预凸块具有突出于顶防焊层的突出部，突出部的最大宽度小于或等于顶接垫的宽度。底接垫配置于底面上，并电性连接至顶接垫。底防焊层配置于底面上并覆盖部分底接垫，底防焊层具有暴露出部分底接垫的第二开口。芯片配置于线路板上，且芯片上配置有至少一位置对应预凸块的芯片接垫。焊料凸块配置于芯片与线路板之间，以连接预凸块与芯片接垫。
基于上述，本发明是利用位于基底的相对于设有接垫的顶面的底面上的导电层作为电镀种子层以在基底的顶面的接垫上电镀形成预凸块。因此，本发明可避免已知技术中在芯片载板的顶面上形成图案化光致抗蚀剂层的开口时受到工艺上对位精准度的限制，而无法缩小图案化光致抗蚀剂层的开口的尺寸、凸块尺寸与凸块间距的问题。如此一来，本发明可有效缩小预凸块的尺寸以及凸块间距。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1D绘示本发明实施例的线路板的工艺剖面图。
图2绘示本发明实施例的芯片封装结构的剖面图。
附图标记说明
100：线路板        110：基底
112：顶面          114：底面
116：核心层        116a：上表面
116b：下表面       118：核心导电通道
122：顶接垫        122a：顶线路层
124：底接垫        124a：底线路层
132：顶防焊层      132a：开口
134a：开口         134：底防焊层
140：导电层        150：阻镀层
152：开口          160：预凸块
162：突出部        162a：凸弧面
172：表面处理层    174：表面处理层
210：芯片          212：芯片接垫
220：焊料凸块      230：凸块底金属层
240：焊球
C1：上导电通道     C2：下导电通道
D1：上介电层       D2：下介电层
W1、W2、W3：宽度      θ：接触角
具体实施方式
图1A至图1D绘示本发明实施例的线路板的工艺剖面图。首先，请参照图1A，提供基底110、多个顶接垫122、多个底接垫124、顶防焊层132与底防焊层134。顶接垫122与底接垫124分别配置于基底110的相对的顶面112与底面114上，且顶接垫122与底接垫124电性连接。值得注意的是，在图1A中，为方便说明，仅绘示顶接垫122与底接垫124为例。此外，使用“顶”与“底”的用语，仅是方便说明，其表示位于基底的相对二侧，并非空间上的实质限制。
详细而言，在本实施例中，顶线路层122a与底线路层124a分别配置于基底110的顶面112与底面114上，且顶线路层122a与底线路层124a电性连接。部分的顶线路层122a构成顶接垫122，部分的底线路层124a构成底接垫124。
顶防焊层132与底防焊层134分别配置于顶面112与底面114上，且顶防焊层132可覆盖部分顶线路层122a，底防焊层134可覆盖部分底线路层124a。顶防焊层132具有开口132a，开口132a暴露出部分的顶接垫122。底防焊层134具有开口134a，其暴露出部分底接垫124。
接着，请参照图1B，在底面114上例如以无电镀法(electroless plating)形成导电层140，导电层140覆盖底防焊层134与底接垫124，并与底接垫124电性连接。值得注意的是，在本实施例中，导电层140可同时与多个底接垫124电性连接。
然后，请再次参照图1B，在导电层140上形成阻镀层150，阻镀层150具有开口152，开口152暴露出部分的导电层140。在本实施例中，形成阻镀层150的方法例如是先在导电层140上全面形成感光材料层(未绘示)，然后，再以曝光显影的方式图案化感光材料层。
之后，请参照图1C，透过开口152对导电层140施加电流，以电镀预凸块160于顶接垫122上。在本实施例中，预凸块160具有突出于顶防焊层132的突出部162。相对于开口132a的宽度W2，突出部162的最大宽度W1可大于或等于开口132a的宽度W2，即不小于开口132a的宽度W2。另外，相对于顶接垫122的宽度W3，突出部162的最大宽度W1可小于或等于顶接垫122的宽度W3，即不大于顶接垫122的宽度W3。
值得注意的是，本实施例利用对位于基底110的底面114上的导电层140施加电流的方式电镀形成预凸块160。因此，本实施例的线路板制作方法可避免已知技术中在芯片载板的顶面上形成图案化光致抗蚀剂层的开口时受到工艺上对位精准度的限制，而无法缩小图案化光致抗蚀剂层的开口的尺寸、凸块尺寸与凸块间距的问题。更详细的说明是，通过本实施例，由于不需预留空间(如已知技术所提及，加大图案化光致抗蚀剂层的开口宽度)来完成对位，因此所形成的预凸块160的突出部162的最大宽度W1将不会大于顶接垫122的宽度W3。反观，若使用已知技术的对位技术来形成预凸块时，受限于对位精准度所需的参数设定，所形成的预凸块的最大宽度将会大于顶接垫宽度。如此一来，本实施例的线路板制作方法可有效缩小预凸块160的尺寸以及凸块间距，且以本实施例的线路板制作方法所制得的线路板可承载芯片接垫间距较小的芯片。
接着，请参照图1D，移除阻镀层150，然后，移除导电层140。此时，已初步形成本实施例的线路板100。
之后，请再次参照图1D，在本实施例中，可在预凸块160上形成表面处理层172，并在底接垫124的暴露于开口134a外的部分上形成表面处理层174。在本实施例中，形成表面处理层172、174的方法例如是化学镍金工艺、化学镍钯工艺、化学钯金工艺或化学镍钯金工艺。
以下将就图1D中的线路板100的结构部分进行详细地介绍。
线路板100包括基底110、多个顶接垫122、顶防焊层132、多个预凸块160、多个底接垫124以及底防焊层134。基底110具有相对的顶面112与底面114，且顶接垫122配置于顶面112上，底接垫124配置于底面114上。值得注意的是，在图1A中，为方便说明，仅绘示顶接垫122与底接垫124为例。此外，使用“顶”与“底”的用语，仅是方便说明，其表示位于基底的相对二侧，并非空间上的实质限制。
详细而言，在本实施例中，基底110包括核心层116、核心导电通道118、上介电层D1、上导电通道C1、下介电层D2以及下导电通道C2。
核心层116具有相对的上表面116a与下表面116b。核心导电通道118贯穿核心层116。上介电层D1配置于上表面116a上。上导电通道C1贯穿上介电层D1，并电性连接核心导电通道118与顶接垫122。下介电层D2配置于下表面116b上。下导电通道C2贯穿下介电层D2，并电性连接核心导电通道118与底接垫124。由前述可知，在本实施例中，顶接垫122可透过上导电通道C1、核心导电通道118与下导电通道C2电性连接至底接垫124。
在本实施例中，线路板100包括配置于顶面112上的顶线路层122a，且部分的顶线路层122a构成顶接垫122。此外，顶线路层122a不具有与形成预凸块160有关的电镀线，因此当信号在线路板100中传递时，可以减少因额外配置电镀线而对信号品质所造成的影响。顶防焊层132配置于顶面112上并覆盖部分顶线路层122a，顶防焊层132具有暴露出部分顶接垫122的开口132a。
预凸块160配置于顶接垫122上并位于开口132a中，预凸块160具有突出于顶防焊层132的突出部162。相对于开口132a的宽度W2，突出部162的最大宽度W1可大于或等于开口132a的宽度W2，即不小于开口132a的宽度W2。另外，相对于顶接垫122的宽度W3，突出部162的最大宽度W1可小于或等于顶接垫122的宽度W3，即不大于顶接垫122的宽度W3。
在本实施例中，突出部162具有凸弧面162a，凸弧面162a是朝向远离顶接垫122的方向凸出，突出部162与顶防焊层132的接触角θ实质上小于90度。详细的说明是，通过本实施例所形成的预凸块160，由于不需如已知技术所提及利用图案化光致抗蚀剂层来形成预凸块，因此其突出部162会具有凸弧面162a，使得突出部162与顶防焊层132的接触角θ实质上会小于90度。预凸块160可直接接触顶接垫122以及开口132a的内壁，预凸块160例如为导电凸块，其材料例如是金属。在实施例中，预凸块160例如为铜凸块。预凸块160的材料例如为熔点大于配置于预凸块160上的焊料(未绘示)的熔点的导电材料，亦即预凸块160与焊料具有不同的熔点。在本实施例中，为避免突出部162氧化或受到外界环境污染，可在突出部162上配置表面处理层172，表面处理层172的材料包括镍、金、钯以及其组合的合金或是有机保焊剂(Organic Solderability Preservative，OSP)。
在本实施例中，线路板100包括配置于底面114上的底线路层124a，且部分的底线路层124a构成底接垫124。此外，底线路层124a不具有与形成预凸块160有关的电镀线，因此当信号于线路板100中传递时，可以减少因额外配置电镀线而对信号品质所造成的影响。底防焊层134配置于底面114上并覆盖部分底线路层124a，底防焊层134具有暴露出部分底接垫124的开口134a。在本实施例中，为避免底接垫124氧化或受到外界环境污染，可在底接垫124的暴露于开口134a外的部分上形成表面处理层174，表面处理层174的材料包括镍、金、钯以及其组合的合金或是有机保焊剂(OSP)。
图2绘示本发明实施例的芯片封装结构的剖面图。
请参照图2，芯片封装结构包括线路板100、芯片210以及多个焊料凸块220，值得注意的是，在图2中，为方便说明，仅绘示焊料凸块220为例。线路板100的结构与图1D的线路板100的结构相同，故于此不再赘述。芯片210配置于线路板100上，且芯片210上配置有多个位置对应预凸块160的芯片接垫212。
焊料凸块220配置于芯片210与线路板100之间，以连接预凸块160与芯片接垫212。此外，焊料凸块220与预凸块160可以具有不同的熔点。在本实施例中，可在芯片接垫212上设置凸块底金属层230(Under BumpMetallurgy，UBM)，以增加焊料凸块220与芯片接垫212的接合性，且焊料凸块220可配置于凸块底金属层230上并包覆预凸块160的突出部162。在本实施例中，可在底接垫124上设置至少一焊球240，以与其他的电子元件(未绘示)电性连接。
综上所述，本发明是利用位于基底的相对于设有接垫的顶面的底面上的导电层作为电镀种子层，以在基底的顶面的接垫上电镀形成预凸块。因此，本发明可避免已知技术中在芯片载板的顶面上形成图案化光致抗蚀剂层的开口时受到工艺上对位精准度的限制，而无法缩小图案化光致抗蚀剂层的开口的尺寸、凸块尺寸与凸块间距的问题。如此一来，本发明可有效缩小预凸块的尺寸以及凸块间距。
虽然本发明已以实施例披露如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的权利要求界定为准。

Claims (14)

1.一种线路板的制作方法，包括：
提供基底、至少一顶接垫、至少一底接垫、顶防焊层与底防焊层，其中该顶接垫与该底接垫分别配置于该基底的相对的顶面与底面上，且该顶接垫与该底接垫电性连接，该顶防焊层与该底防焊层分别配置于该顶面与该底面上，该顶防焊层具有暴露出部分该顶接垫的第一开口，该底防焊层具有暴露出部分该底接垫的第二开口；
在该底面上形成导电层，该导电层覆盖该底防焊层与该底接垫，并与该底接垫电性连接；
在该导电层上形成阻镀层，该阻镀层具有第三开口，该第三开口暴露出部分该导电层；
通过该第三开口对该导电层施加电流，以电镀预凸块于该顶接垫上；
移除该阻镀层；以及
移除该导电层。
2.如权利要求1所述的线路板的制作方法，其中该预凸块具有突出于该顶防焊层的突出部，该突出部的最大宽度大于或等于该第一开口的宽度。
3.如权利要求1所述的线路板的制作方法，其中该预凸块具有突出于该顶防焊层的突出部，该突出部的最大宽度小于或等于该顶接垫的宽度。
4.如权利要求1所述的线路板的制作方法，其中形成该导电层的方法包括无电镀法。
5.一种线路板，包括：
基底，具有相对的顶面与底面；
至少一顶接垫，配置于该顶面上；
顶防焊层，配置于该顶面上并覆盖部分该顶接垫，该顶防焊层具有暴露出部分该顶接垫的第一开口；
预凸块，配置于该顶接垫上并位于该第一开口中，该预凸块用于与配置在其上的焊料凸块相连接，该预凸块具有突出于该顶防焊层的突出部，该突出部的最大宽度小于或等于该顶接垫的宽度；
至少一底接垫，配置于该底面上，并电性连接至该顶接垫；
底防焊层，配置于该底面上并覆盖部分该底接垫，该底防焊层具有暴露出部分该底接垫的第二开口，以及
导电层，覆盖该底防焊层和该底接垫并且与该底接垫电性连接，以作为电镀形成该预凸块的电镀种子层。
6.如权利要求5所述的线路板，其中该预凸块填满该第一开口，且该突出部的最大宽度大于或等于该第一开口的宽度。
7.如权利要求5所述的线路板，其中该突出部具有凸弧面。
8.如权利要求7所述的线路板，其中突出部与该顶防焊层的接触角小于90度。
9.如权利要求5所述的线路板，其中该线路板还包括配置于该顶面上的顶线路层，且部分该顶线路层构成该顶接垫，该顶线路层不具有与形成该预凸块有关的电镀线。
10.如权利要求5所述的线路板，其中该线路板还包括配置于该底面上的底线路层，且部分该底线路层构成该底接垫，该底线路层不具有与形成该预凸块有关的电镀线。
11.如权利要求5所述的线路板，其中该预凸块为铜凸块。
12.一种芯片封装结构，包括：
线路板，包括：
基底，具有相对的顶面与底面；
至少一顶接垫，配置于该顶面上；
顶防焊层，配置于该顶面上并覆盖部分该顶接垫，该顶防焊层具有暴露出部分该顶接垫的第一开口；
预凸块，配置于该顶接垫上并位于该第一开口中，该预凸块用于与配置在其上的焊料凸块相连接，该预凸块具有突出于该顶防焊层的突出部，该突出部的最大宽度小于或等于该顶接垫的宽度；
至少一底接垫，配置于该底面上，并电性连接至该顶接垫；
底防焊层，配置于该底面上并覆盖部分该底接垫，该底防焊层具有暴露出部分该底接垫的第二开口；以及
导电层，覆盖该底防焊层和该底接垫并且与该底接垫电性连接，以作为电镀形成该预凸块的电镀种子层，
芯片，配置于该线路板上，且该芯片上配置有位置对应该预凸块的至少一芯片接垫；以及
至少一焊料凸块，配置于该芯片与该线路板之间，以连接该预凸块与该芯片接垫，其中所述预凸块用于与配置在其上的该至少一焊料凸块相连接。
13.如权利要求12所述的芯片封装结构，其中该预凸块填满该第一开口，且该突出部的最大宽度大于或等于该第一开口的宽度。
14.如权利要求12所述的芯片封装结构，其中该预凸块的熔点不同于该焊料凸块的熔点。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI416682B (zh) * 2010-09-01 2013-11-21 Unimicron Technology Corp 封裝結構
KR102152865B1 (ko) * 2014-02-06 2020-09-07 엘지이노텍 주식회사 인쇄회로기판, 이를 포함하는 패키지 기판 및 이의 제조 방법
TWI587463B (zh) * 2014-11-12 2017-06-11 矽品精密工業股份有限公司 半導體封裝結構及其製法
TWI559469B (zh) * 2015-08-05 2016-11-21 力成科技股份有限公司 多晶片封裝結構及其製作方法
US10290584B2 (en) 2017-05-31 2019-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive vias in semiconductor packages and methods of forming same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1407847A (zh) * 2001-06-27 2003-04-02 日本特殊陶业株式会社 布线基板的制造方法
CN1620230A (zh) * 2003-11-18 2005-05-25 日本特殊陶业株式会社 一种布线基板制造方法
CN101252092A (zh) * 2008-03-12 2008-08-27 日月光半导体制造股份有限公司 多芯片封装结构及其制作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1407847A (zh) * 2001-06-27 2003-04-02 日本特殊陶业株式会社 布线基板的制造方法
CN1620230A (zh) * 2003-11-18 2005-05-25 日本特殊陶业株式会社 一种布线基板制造方法
CN101252092A (zh) * 2008-03-12 2008-08-27 日月光半导体制造股份有限公司 多芯片封装结构及其制作方法

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