CN101499482A - 非易失性存储器及其制造方法 - Google Patents
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Abstract
本发明提供一种非易失性存储器，其包括二极管以及存储单元。二极管包括掺杂区、金属硅化物层与图案化掺杂半导体层。掺杂区配置于基底中，且掺杂区为第一导电型。金属硅化物层配置于基底上。而图案化掺杂半导体层配置于金属硅化物层上，且图案化掺杂半导体层为第二导电型。存储单元配置于基底上，并与二极管耦接。
Description
技术领域
本发明涉及一种半导体元件及其制造方法，更特别地，涉及一种非易失性存储器及其制造方法。
背景技术
随着消费性电子产品的普及与***产品的广泛应用，对于具有低功耗、低成本、高读/写速度、小体积和高容量密度的存储器的需求也越来越高。在目前的存储器中，具有一种通过改变可变电阻层的电阻率来记录数据的存储器，是目前极力发展的非易失性存储器元件之一。
电阻式存储器(resistive random access memory，RRAM)是利用电流脉冲以及施加转换电压来改变作为可变电阻层的薄膜状态，以在不同的状态下基于不同的电阻率来进行设定状态(set state)与重置状态(reset state)之间的转换。此种存储器会同时具有静态随机存取存储器的高速度与动态随机存取存储器的高密度、低成本、低功耗和非易失性等优点。
图1是已知的一种电阻式存储器的剖面示意图。图1A所绘示的是具有二极管120结构的电阻式存储器100，电阻式存储器100至少包括下电极108、镨钙锰氧(PrCaMnO，PCMO)层110以及上电极112。其中，上电极112与下电极108皆为铂电极。下电极108配置于P型硅基底102中的P型重掺杂区106上。上电极112配置于下电极108上方。镨钙锰氧层110配置于上电极112与下电极108之间，且镨钙锰氧层110分别会与上电极112、下电极108相接触。此外，在P型硅基底102中，会形成有N型阱区104，且P型重掺杂区106会配置在N型阱区104中。而在P型重掺杂区106与N型阱区104之间的接合处会因两者材料的导电型态不同而形成二极管120。
一般而言，P型重掺杂区106的形成方法通常是先利用离子注入法将杂质注入N型阱区104中，之后再接续进行后离子注入的回火工艺而完成它。然而，在进行后离子注入的回火过程中，往往可能会因不恰当的热处理而造成P型重掺杂区106的轮廓改变，导致相邻两个P型重掺杂区106发生电性连接而造成短路的问题。而且，随着半导体工艺技术的快速发展，在要求元件集成度愈来愈高的情况下，上述问题更必须被重视。
发明内容
本发明提供一种非易失性存储器，其具有较高的集成度，且具有较低的电阻率(resistivity)和较高的接通电流(turn-on current)。
本发明另提供一种非易失性存储器的制造方法，能够形成自对准的二极管结构，并有助于形成高密度的存储器。
本发明提出一种非易失性存储器，其包括二极管以及存储单元。二极管包括掺杂区、金属硅化物(silicide)层和图案化掺杂半导体层。掺杂区配置于基底中，且掺杂区为第一导电型。金属硅化物层配置于基底上。而图案化掺杂半导体层配置于金属硅化物层上，且图案化掺杂半导体层为第二导电型。存储单元配置于基底上，并与二极管耦接。
在本发明一实施例中，上述金属硅化物层的材料包括硅化钛(TiSi2)、硅化钴(CoSi2)、硅化钨(WSi2)或硅化镍(NiSi2)。
在本发明一实施例中，上述存储单元为相变化存储单元(phase changememory cell，PCM cell)或电阻式存储单元。
在本发明一实施例中，上述存储单元包括上电极、与图案化掺杂半导体层耦接的下电极、以及配置于上电极与下电极之间的可变电阻层。
在本发明一实施例中，上述可变电阻层的材料包括硫属化合物(chalcogenide)或金属氧化物。
在本发明一实施例中，上述硫属化合物包括锗锑碲合金(GeSbTe，GST)。
在本发明一实施例中，存储单元还包括加热电极，配置于下电极与可变电阻层之间。
在本发明一实施例中，非易失性存储器还包括上电极连结器(topelectrode connector，TEC)和字线。上电极连结器配置于存储单元上，并与上电极耦接。字线配置于存储单元上，并与上电极连结器相连。
在本发明一实施例中，还包括阱区，配置于基底中，以使掺杂区配置于阱区中，且基底例如是第一导电型，阱区例如是第二导电型。
在本发明一实施例中，上述基底例如是第二导电型。
在本发明一实施例中，上述图案化掺杂半导体层的材料例如是掺杂多晶硅。
本发明另提出一种非易失性存储器的制造方法。首先，提供基底。接着，于基底中形成掺杂区，且掺杂区为第一导电型。之后，于基底上形成金属硅化物层。继之，于金属硅化物层上形成图案化掺杂半导体层，且图案化掺杂半导体层为第二导电型。然后，于基底上形成存储单元，其中存储单元与图案化掺杂半导体层耦接。
在本发明一实施例中，上述金属硅化物层的材料包括硅化钛(TiSi2)、硅化钴(CoSi2)、硅化钨(WSi2)或硅化镍(NiSi2)。
在本发明一实施例中，上述存储单元为相变化存储单元或电阻式存储单元。
在本发明一实施例中，上述存储单元的形成方法例如是先于基底上形成下电极，下电极与图案化掺杂半导体层耦接，接着于下电极上形成可变电阻层，之后再于可变电阻层上形成上电极。
在本发明一实施例中，上述可变电阻层的材料包括硫属化合物或金属氧化物。
在本发明一实施例中，上述硫属化合物包括锗锑碲合金。
在本发明一实施例中，还包括于下电极与可变电阻层之间形成加热电极。
在本发明一实施例中，上述于形成上电极后，还包括形成与上电极耦接的上电极连结器，并形成与上电极连结器相连的字线。
在本发明一实施例中，还包括于基底中形成阱区，并使掺杂区配置于阱区中，且基底例如是第一导电型，阱区例如是第二导电型。
在本发明一实施例中，上述基底例如是第二导电型。
在本发明一实施例中，上述图案化掺杂半导体层的材料例如是掺杂多晶硅。
本发明的非易失性存储器因具有由掺杂区、金属硅化物层与图案化掺杂半导体层所构成的垂直二极管结构，且由于在金属硅化物层与掺杂区或是在金属硅化物层与图案化掺杂半导体层之间的接合处会形成不同的接触特性，因此可以降低接触电阻并提升元件效能。
此外，本发明的非易失性存储器的制造方法通过在金属硅化物层上形成图案化掺杂半导体层，因此能够以自对准的方式形成垂直配置的二极管，并形成具有较高密度的存储器。
为使本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。
附图说明
图1是已知的一种电阻式存储器的剖面示意图。
图2A至图2D是依照本发明一实施例的非易失性存储器的制造流程剖面示意图。
图3是依照本发明一实施例的非易失性存储器的剖面示意图。
主要附图标记说明
100：电阻式存储器
102：P型硅基底
104：N型阱区
106：P型重掺杂区
108、216：下电极
110：镨钙锰氧层
112、226：上电极
120、212、310：二极管
200、300：基底
202、302：阱区
204、304：掺杂区
206、306：金属硅化物层
208、214、218：介电层
210、308：图案化掺杂半导体层
220、320：存储单元
222：加热电极
224：可变电阻层
228：上电极连结器
230、316：字线
232、318：接触窗
234、322：位线
312、314：导体层
330：非易失性存储器
具体实施方式
图2A至图2D是依照本发明一实施例的非易失性存储器的制造流程剖面示意图。须注意的是，以下所述的非易失性存储器的制造方法仅是形成多种类型的非易失性存储器中的一种，其主要是为了详细说明本发明的方法在形成二极管部分的制作流程，以使本领域技术人员能够据以实施，而并非用以限定本发明的范围。至于其它构件如存储单元、字线或位线等的配置、形成方式及顺序，均可依所属技术领域中普通技术人员所知的技术制作，而不限于上述实施例所述。
请参照图2A，提供基底200，其例如是P型硅基底。于基底200中形成阱区202，其例如是N型阱区。阱区202的形成方法例如是对基底200进行离子注入工艺。接着，于基底200中形成掺杂区204，且掺杂区204形成于阱区202中。掺杂区204例如是P型重掺杂区，且其形成方法为对基底200进行离子注入工艺。此外，在另一实施例中，也可以不在基底中形成阱区，在此情况下，基底例如是N型硅基底，而掺杂区则为P型重掺杂区。
请继续参照图2A，于基底200上形成一层金属硅化物层206。金属硅化物层206的材料例如是硅化钛(TiSi2)、硅化钴(CoSi2)、硅化钨(WSi2)、硅化镍(NiSi2)或其他合适的金属硅化物材料，且其形成方法例如是物理气相沉积法或化学气相沉积法。
请参照图2B，于金属硅化物层206上形成图案化掺杂半导体层210，并形成覆盖剩余金属硅化物层206的介电层208。图案化掺杂半导体层210的材料例如是经离子注入或掺杂有杂质的多晶硅，且其为N型重掺杂的多晶硅。图案化掺杂半导体层210的形成方法可以是先在基底200上依序形成一层介电层208及一层图案化光致抗蚀剂层(未绘示)，接着以此图案化光致抗蚀剂层为掩模，移除暴露的介电层208，而形成多个暴露出金属硅化物层206的开口，并在移除图案化光致抗蚀剂层之后，于开口中填入经掺杂的多晶硅材料而形成它。在另一实施例中，图案化掺杂半导体层210的形成方法也可以是直接于金属硅化物层206上形成一层掺杂多晶硅材料层，然后直接对掺杂多晶硅材料层进行光刻工艺及蚀刻工艺，以定义出图案化掺杂半导体层210。
特别说明的是，形成在基底200中的掺杂区204、位于基底200上的图案化掺杂半导体层210与介于前述两者之间的金属硅化物层206会共同构成一个垂直的二极管212，而可以提高元件密度，有助于形成高密度的存储器。由于金属硅化物材料构成的金属硅化物层206与半导体材料构成的掺杂区204、图案化掺杂半导体层210分别具有不同的功函数，当金属硅化物层206与掺杂区204或与图案化掺杂半导体层210相接触时，会根据半导体材料的导电型态(P型或N型)而在两者的接触面形成欧姆接触(Ohmic contact)或形成肖特基二极管(Schottky diode)。如图2B所示，在二极管212中，在金属硅化物层206与P型的掺杂区204的接面会形成欧姆接触，而能够降低接触电阻；同时，在金属硅化物层206与N型的图案化掺杂半导体层210的接面会形成肖特基二极管，而可以提升二极管212的元件效能。
此外，在上述实施例中，是以在N型的阱区202中形成P型的掺杂区204、并在金属硅化物层206上形成N型的图案化掺杂半导体层210为例来构成二极管212，但本发明并不限于此。当然，在其他实施例中，基底200的导电型、阱区202的导电型、掺杂区204的导电型、图案化掺杂半导体层210的导电型还可以是其他的组合，只要使金属硅化物层206与掺杂区204的接面形成欧姆接触，并使金属硅化物层206与图案化掺杂半导体层210的接面形成肖特基二极管即可，本领域技术人员可视工艺需求进行调整。
请参照图2C，于基底200上形成存储单元220。存储单元220例如是相变化存储单元、电阻式存储单元或是其他种类的存储单元。在一实施例中，存储单元220包括下电极216、可变电阻层224以及上电极226。其中，可变电阻层224例如是会在不同的温度下进行相变化，或是会在不同的状态条件下改变其电阻率。下电极216会形成于图案化掺杂半导体层210上，因而能够使存储单元220与图案化掺杂半导体层210电性耦接。
若以相变化存储单元为例，存储单元220可以通过以下步骤形成：先在介电层208及图案化掺杂半导体层210上形成一层介电层214。之后，再于介电层214中形成下电极216。下电极216的材料例如是金属或其他合适的导电材料。接着，于介电层214及下电极216上形成另一层介电层218。随之，于介电层218中形成底部暴露出下电极216表面的开口(未标示)。接着，于开口中形成填满此开口的加热电极222。加热电极222的材料例如是钨。之后，于介电层218与加热电极222上依序形成一层可变电阻材料层(未绘示)与一层上电极材料层(未绘示)。可变电阻材料层的材料例如是硫属化合物。硫属化合物可以是由锗(germanium)、锑(antimony)及碲(tellurium)混合而成的合金，又称为锗锑碲合金(GeSbTe，GST)。而且，硫属化合物还可以是银铟锑碲合金(AgInSbTe)、铝砷碲合金(AlAsTe)或其他含有周期表上的任一种VI族元素的化合物。而上电极材料层的材料例如是金属或其他合适的导电材料。之后，图案化可变电阻材料层与上电极材料层，而在加热电极222的上方形成可变电阻层224与上电极226。
承上所述，在相变化存储单元中，利用形成于下电极216与可变电阻层224之间的加热电极222进行加热作用，可以使作为可变电阻层224的硫属化合物材料在结晶态与非晶态之间进行变化。在高温下(例如超过600℃)，硫属化合物会变为液态，而一旦其冷却下来，则会凝固成非晶玻璃态，具有较高电阻。另一方面，通过将硫属化合物加热至其结晶点与其熔点之间的温度，硫属化合物会形成排列整齐的结晶态，并具有较低的电阻。如此，利用硫属化合物在不同温度下会具有不同电阻的特性，可以根据其电阻大小来区分，而作为存储单元220储存数据的基础。
请参照图2D，于基底200上形成上电极连结器228及字线230。上电极连结器228的材料例如是导体材料。上电极连结器228例如与存储单元220的上电极226相连。字线230例如与上电极连结器228相连。如此一来，存储单元220就可以通过上电极连结器228与字线230电性连接。之后，于基底200上形成位线234以及连接金属硅化物层206与位线234的接触窗232，即可完成本发明的非易失性存储器。
图3是依照本发明一实施例的非易失性存储器的剖面示意图。
请参照图3，非易失性存储器330包括二极管310以及存储单元320。存储单元320配置于基底300上，并与二极管310耦接。
二极管310包括掺杂区304、金属硅化物层306与图案化掺杂半导体层308。掺杂区304例如配置于基底300的阱区302中，且掺杂区304为第一导电型。在本实施例中，基底300是P型硅基底，阱区302是N型阱区，而掺杂区304则是P型重掺杂区。金属硅化物层306例如配置于掺杂区304上。金属硅化物层306的材料例如是硅化钛(TiSi2)、硅化钴(CoSi2)、硅化钨(WSi2)、硅化镍(NiSi2)或其他合适的金属硅化物材料。图案化掺杂半导体层308例如配置于金属硅化物层306上，且图案化掺杂半导体层为第二导电型。图案化掺杂半导体层308的材料例如是掺杂多晶硅。在本实施例中，对应于掺杂区304为P型重掺杂区，图案化掺杂半导体层308的材料是重掺杂有N型杂质的多晶硅。
存储单元320可以是相变化存储单元、电阻式存储单元或其他种类的存储单元。存储单元320例如通过导体层312与二极管310中的图案化掺杂半导体层308连接。在一实施例中，存储单元320包括上电极(未绘示)、与图案化掺杂半导体层308耦接的下电极(未绘示)以及配置于上电极与下电极之间的可变电阻层(未绘示)。可变电阻层的材料例如是硫属化合物或金属氧化物。以相变化存储单元为例，作为可变电阻层材料的硫属化合物例如是由锗(germanium)、锑(antimony)及碲(tellurium)混合而成的合金，又称为锗锑碲合金(GeSbTe，GST)。在存储单元为相变化存储单元的情况下，存储单元还包括加热电极，配置于下电极与可变电阻层之间，来对可变电阻层进行加热作用。通过加热作用使作为可变电阻层的硫属化合物发生温度变化，而使此类材料在结晶态(crystalline state)与非晶态(amorphous state)之间不停地转换，亦即能产生不同的电阻率来进行记存储能。当然，在其他实施例中，存储单元320还可以是其他种类的存储单元，本发明于此不作任何限定。
此外，在非易失性存储器330中，还包括字线316与位线322，配置于存储单元320的上方。其中，字线316例如通过导体层314与存储单元320电性连接，而位线322例如通过接触窗318与金属硅化物层306电性连接。在一实施例中，当存储单元320为相变化存储单元或电阻是存储单元时，导体层314可以是上电极连接器，以使存储单元320的上电极与字线316耦接。
值得一提的是，由掺杂区304、金属硅化物层306及图案化掺杂半导体层308所构成的二极管310是以垂直于基底300表面的形式来配置，因此可以增加元件集成度。此外，金属硅化物层306是由金属硅化物材料所形成，而掺杂区304、图案化掺杂半导体层308都是由半导体材料所组成，由于金属硅化物材料与半导体材料具有不同的材料特性，因此在两种不同材料的接合处会出现特殊的接面特性。举例来说，在金属硅化物层306与P型的掺杂区304之间的接合处会形成欧姆接触(Ohmic contact)，可以减少接触电阻的产生，而降低电阻率。另一方面，在金属硅化物层306与N型的图案化掺杂半导体层308之间的接合处则会形成肖特基二极管(Schottky diode)，而具有较低的顺向电压降(forward voltage drop)，进而提升元件效能。
在上述实施例中，是以在金属硅化物层306的两侧分别配置P型的掺杂区304与N型的图案化掺杂半导体层308为例来说明本发明的非易失性存储器的二极管，但本发明并不限于此。在另一实施例中，基底300的导电型、阱区302的导电型、掺杂区304的导电型、图案化掺杂半导体层308的导电型还可以是其他的组合，只要可以使金属硅化物层306与掺杂区304的接面形成欧姆接触，并使金属硅化物层306与图案化掺杂半导体层308的接面形成肖特基二极管即可。当然，在其他实施例中，亦可以不形成阱区，而直接于基底中形成掺杂区，本领域技术人员可视工艺需求进行调整。
综上所述，本发明的非易失性存储器及其制造方法至少具有下列优点：
1.在本发明的非易失性存储器及其制造方法中，其二极管结构是采用在金属硅化物层的上下两接面配置不同导电型的半导体材料而分别形成欧姆接触及肖特基二极管，因此可以降低电阻率，并能够有效提升元件效能。
2.在本发明的非易失性存储器及其制造方法中，因形成垂直于基底表面的二极管结构，也就是在图案化掺杂半导体层与金属硅化物层的接触面即构成二极管，因此能够形成自对准的结构，并形成高密度的存储器。
3.本发明的非易失性存储器可以通过简单的工艺步骤制造出来，并具有较简单的电路设计，因此可有助于降低工艺成本。
虽然本发明已以较佳实施例披露如上，但是其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可进行一些更动与润饰，因此本发明的保护范围当以所附的权利要求所界定者为准。
Claims (22)
1.一种非易失性存储器，包括：
二极管，包括：
掺杂区，配置于基底中，且该掺杂区为第一导电类型；
金属硅化物层，配置于该基底上；以及
图案化掺杂半导体层，配置于该金属硅化物层上，且该图案化掺杂半导体层为第二导电类型；以及
存储单元，配置于该基底上，该存储单元与该二极管耦接。
2.根据权利要求1所述的非易失性存储器，其中该金属硅化物层的材料包括硅化钛、硅化钴、硅化钨或硅化镍。
3.根据权利要求1所述的非易失性存储器，其中该存储单元为相变化存储单元或电阻式存储单元。
4.根据权利要求3所述的非易失性存储器，其中该存储单元包括：
上电极；
下电极，该下电极与该图案化掺杂半导体层耦接；以及
可变电阻层，配置于该上电极与该下电极之间。
5.根据权利要求4所述的非易失性存储器，其中该可变电阻层的材料包括硫属化合物或金属氧化物。
6.根据权利要求5所述的非易失性存储器的制造方法，其中该硫属化合物包括锗锑碲合金。
7.根据权利要求4所述的非易失性存储器，该存储单元还包括加热电极，配置于该下电极与该可变电阻层之间。
8.根据权利要求4所述的非易失性存储器，还包括：
上电极连结器，配置于该存储单元上，该上电极连结器与该上电极耦接；以及
字线，配置于该存储单元上，该字线与该上电极连结器相连。
9.根据权利要求1所述的非易失性存储器，还包括阱区，配置于该基底中，以使该掺杂区配置于该阱区中，且该基底为该第一导电类型，该阱区为该第二导电类型。
10.根据权利要求1所述的非易失性存储器，其中该基底为该第二导电类型。
11.根据权利要求1所述的非易失性存储器，其中该图案化掺杂半导体层的材料为掺杂多晶硅。
12.一种非易失性存储器的制造方法，包括：
提供基底；
于该基底中形成掺杂区，且该掺杂区为第一导电类型；
于该基底上形成金属硅化物层；
于该金属硅化物层上形成图案化掺杂半导体层，且该图案化掺杂半导体层为第二导电类型；以及
于该基底上形成存储单元，其中该存储单元与该图案化掺杂半导体层耦接。
13.根据权利要求12所述的非易失性存储器的制造方法，其中该金属硅化物层的材料包括硅化钛、硅化钴、硅化钨或硅化镍。
14.根据权利要求12所述的非易失性存储器的制造方法，其中该存储单元为相变化存储单元或电阻式存储单元。
15.根据权利要求14所述的非易失性存储器的制造方法，其中该存储单元的形成方法包括：
于该基底上形成下电极，该下电极与该图案化掺杂半导体层耦接；
于该下电极上形成可变电阻层；以及
于该可变电阻层上形成上电极
16.根据权利要求15所述的非易失性存储器的制造方法，其中该可变电阻层的材料包括硫属化合物或金属氧化物。
17.根据权利要求16所述的非易失性存储器的制造方法，其中该硫属化合物包括锗锑碲合金。
18.根据权利要求15所述的非易失性存储器的制造方法，还包括于该下电极与该可变电阻层之间形成加热电极。
19.根据权利要求15所述的非易失性存储器的制造方法，其中于形成该上电极后，还包括：
形成上电极连结器，该上电极连结器与该上电极耦接；以及
形成字线，该字线与该上电极连结器相连。
20.根据权利要求12所述的非易失性存储器的制造方法，还包括于该基底中形成阱区，并使该掺杂区配置于该阱区中，且该基底为该第一导电类型，该阱区为该第二导电类型。
21.根据权利要求12所述的非易失性存储器的制造方法，其中该基底为该第二导电类型。
22.根据权利要求12所述的非易失性存储器的制造方法，其中该图案化掺杂半导体层的材料为掺杂多晶硅。
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| CNA2008100055032A CN101499482A (zh) | 2008-02-03 | 2008-02-03 | 非易失性存储器及其制造方法 |
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| CN101499482A true CN101499482A (zh) | 2009-08-05 |
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Cited By (2)
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|---|---|---|---|---|
| CN106796374A (zh) * | 2014-10-09 | 2017-05-31 | 剑桥企业有限公司 | 液晶装置 |
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2008
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