CN101496280B - 自校准数字脉宽调制器（dpwm） - Google Patents

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Abstract

本发明公开了一种混合数字脉宽调制器，该混合数字脉宽调制器可以具有延迟线，该延迟线具有多个可数字编程的延迟单元。可以通过来自于延迟匹配电路的数字校准信号调节可数字编程的延迟单元。

Description

自校准数字脉宽调制器(DPWM)
优先权要求
本申请要求2006年2月22日由Aleksandar Prodic[律师号为No.SIPEX-01007USO]提交的名称为“自校准数字脉宽调制器”的美国专利申请No.11/359,045的优先权权益。
技术领域
本发明涉及一种诸如用于被数字控制的直流-直流切换模式电源中的可编程数字脉冲宽度调制器(DPWM)。
背景技术
小功率切换模式电源(SMPS)的数字控制可以导致用于诸如通信***、消费电子产品、便携式器件和电脑的应用中的电源***特性的显著提高。数字控制的优点包括灵活性，对外部影响的低敏感度，并且可用少量外部无源元件而实现。
数字设备也简化了电源设备。每当改变所提供的器件的特性时(这在现代电子设备中经常发生)，通常需要耗时地重新设计模拟控制器。另一方面，用于自动数字设计的现代工具允许对现有设计进行短期开发和快速修改而适应新的需求。
虽然数字实现的优点已为人们所知，但是在小功率应用中，仍然主要使用模拟脉宽调制器(PWM)控制器。
零星使用数字控制器的主要理由中的一个是缺少用于数字脉宽调制器(DPWM)的小功率硬件方案，即每一个脉宽调制控制器的关键部分。DPWM要求在现有切换转换器中超过1MHz的高切换频率下操作，并且要求具有高分辨率(8-11位)。高分辨率对于严格的输出电压调节和消除不期望的输出电压和感应器电流的极限环(limit cycle)振荡是必需的。
在现有的DPWM方案中，功率消耗通常与切换频率和分辨率的积成比例，并且在某些情况下，功率消耗超过了由输出载荷消耗的功率，从而导致了数字控制的SMPS的低的总效率。
近期出版物说明了可以在400kHz和2MHz范围的高切换频率下产生高分辨率脉宽调制信号的数字***。
那些方案也显示了高分辨率高频率DPWM的设计是一项有挑战的任务。当前的构造在芯片区(on-chip area)和功率消耗之间做出了各种设计妥协，或者在DPWM的切换频率和分辨率之间做出了各种设计妥协。
使用计数器的常规设计要求在至少高于SMPS的切换频率几百倍的频率下的时钟信号。因此，当同时要求高频率和高分辨率时，它们显示出大功率耗散，并需要复杂的设备。
包括环形振荡器(延迟单元)和多路转接器的设计基本上具有低功率消耗，但是一般需要用于生成高分辨率脉宽调制信号的大芯片区。另外，由于包括环形振荡器的延迟单元的传播时间的变化，这些方案的切换频率也变化。因此，可以产生不可预期的频率下的切换噪音，并影响所提供器件的操作。
近来当前的混合构造成功地结合两个先前提到的思想，以减小数字脉宽调制器的尺寸和功率消耗。然而，这些方案仍旧具有不稳定的切换频率。
为了稳定频率，在过去已建议使用相位锁定环(PLL)和延迟锁定环(DLL)。在这两种方案中，使用模拟块同步DPWM的频率与外部时钟。类似于使用PLL或DLL结构的其它***，当前的DPWM构造具有被限制的时钟频率范围，并具有潜在的不稳定的问题。另外，基于实现的DLL需要仅小于常规的基于方案的计数器的时钟频率的8倍的时钟频率，并因此仍然具有相对高的功率消耗。例如，当需要1MHz的切换频率和10位的分辨率时，DLL结构需要128MHz的时钟信号。更有甚者，在基于方案的当前的DLL中，当切换频率增加时，DPWM的分辨率降低。
基于DPWM构造的分段延迟线仅使用两个多路转接器和两套延迟线(慢延迟线和快延迟线)，以实现在恒定切换频率下的小面积、非常低的功率消耗和操作。在该方案中，快慢延迟线内的延迟单元的传播时间不同，并且被设成具有比值16：1。传播通过快速和延迟单元的时钟产生脉宽调制信号。在该方案中，假设单元的延迟之间的匹配为理想匹配，因为事实上，由于实施技术中的不完美性(即在延迟单元中通常存在错误匹配)，所以这种条件难于实现。因此，DPWM的输入-输出特性是非线性的，并在某些情况下是非单调的。这种非单调特性可以导致整个控制器的不稳定性和在SMPS处不期望的振荡。另外，当时钟频率增加时DPWM的分辨率降低，当前的方案被设计成用于在单一切换频率下操作。另一方面，切换频率的减小将负载比的最大值限制到小于1的数。
附图说明
图1是一个实施例的数字脉宽调制器图；
图2是一个实施例的数字脉宽调制器的8位设备图；
图3是一个实施例的可数字编程的延迟单元图；
图4是一个实施例的延迟匹配块图；
图5是示出了对于不同的输入值输出到一个实施例的数字脉宽调制器的图；以及
图6示出了具有一个实施例的数字脉宽调制器的示例性IC的布置图；
图7示出了在示例性IC上的一个实施例的数字脉宽调制器的示例性前布置(post-layout)模拟；以及
图8示出了当输入控制值从零逐渐变化到其最大值时，在许多切换循环内的示例性DPWM的操作。
具体实施方式
本发明的一个实施例使用混合DPWM100。混合DPWM100可以包括指示切换周期的第一部分的时钟逻辑102，和指示切换周期的第二部分的非时钟逻辑104。非时钟逻辑104可以包括延迟线106，该延迟线106包括延迟单元108。可以用数字校正信号数字地编程延迟单元108。延迟匹配电路110可以产生数字校正信号，以调节延迟单元的速度。
使用可数字编程延迟单元108可以减少混合DPWM100所需要的复杂性。
在一个示例中，将负载比输入的最高有效位(MSB)部分发送到时钟逻辑102，该时钟逻辑102可以数清(count out)等于MSB值的许多时钟周4期，以指示第一部分。非时钟逻辑104可以使用负载比输入的最低有效位(LSB)部分，以指示第二部分，该第二部分是时钟信号周期长时间的一部分。第一和第二部分可以合并以产生DPWM输出。
例如，对于第一时间段来说，8位负载比输入可以具有对应于0-15个时钟周期的4个最高有效位，对于第二延迟周期来说，4个最低有效位可以从时钟周期的0/16th指示到15/16th。
每一个延迟单元可以提供时钟周期延迟的1/16th。延迟单元可以被数字地调节以不管过程和温度的变化而近似地保持定常延迟。
延迟匹配电路110可以用于数字地调节延迟单元。在一个实施例中，延迟线复制品(replica)112可以用于测试延迟单元是否正在快速运行、慢速运行，或正在接近于错误的速度而运行。例如，当时钟信号具有精确的50％的占空比时，延迟线复制品可以使用诸如时钟周期、或半时钟周期的固定周期，以测试在固定周期内测试信号穿过多少个可数字编程延迟单元。如果测试信号在延迟线复制品112中通过太多可数字编程的延迟单元，那么到可数字调节延迟单元的数字信号被改变以减小每一个延迟单元的延迟。如果测试信号在延迟线复制品112中通过太少可数字编程的延迟单元，那么到可数字编程延迟单元的数字校正信号被调节以增加延迟。
在一个实施例中，我们说明了一种自校准高频率数字脉宽调制器(DPWM)，该自校准高频率数字脉宽调制器(DPWM)能够消除许多问题，并具有以下列举的特性：
1.它可以由简单小功率数字硬件实现。
2.它可以在从几kHz到几MHz的可调节恒定切换频率的非常宽的范围内具有稳定的操作。
3.它可以具有线性和单调的输入-输出特性。
4.它可以在操作条件的整个范围内具有恒定的高分辨率和全量程负载比值，即，0到1。
与当前发明的一些实施例不一样，其它DPWM构造没有合并单一构造中的所有这些性质。因此，其它DPWM构造中的每一个均具有一个或多个问题，如过度功率消耗、低切换频率和/或分辨率、实现所需的大芯片面积、可变化的操作切换频率和不稳定操作。
图2示出了一个实施例的新数字脉宽调制器的一个实施例的单输出8为输入设备的方块图。
本示例的DPWM包括4位环形计数器、负载逻辑(duty logic)电路、形成延迟线的一套延迟单元、多路转接器、延迟匹配电路和设定-复位(set-reset)(SR)锁存器。脉宽调制信号的负载比值d(t)通过8位负载比输入d[n]来定义，其中4个最高有效位(4-MSB)＝dmsb[n]连接到负载逻辑块，而4个最低有效位(4-LSB)＝dlsb[n]连接到多路转接器。
图2中的示例工作如下。在每一个切换循环的开始，在比期望的切换频率高8倍的频率下被计时的4位双沿触发计数器在输出处生成零。通过设定RS锁存器的负载比逻辑检测零输出，并且输出信号d(t)是高的。dmsb[n]时钟循环之后，计数器的输出等于负载逻辑的输入的4个MSB，从而导致产生了传给延迟线的脉冲，其中，总延迟时间等于计数器时钟信号的周期，并且它的分接头(tap)连接到多路转接器。当传播通过延迟线的信号到达由输入控制字码的4个LSB选择的分接头时，多路转接器的输出变高，并重置RS锁存器，并且输出d(t)是低的，而且形成持续时间与输入d[n]成比例的脉冲。当环形计数器到达零并且RS锁存器被重新设置时，新的切换循环开始。
延迟匹配电路可以动态地改变单元的延迟，以与具有时钟周期的总延迟线传播时间相匹配，并且用那种方式为基于分段的设备消除了非线性问题。
图3示出了一个实施例的没有延迟单元的4位可编程电流。单元包括5个电流反射镜级，这5个电流反射镜级共有相同的偏压电流，并且其尺寸以对数方式(W/L，W/L，2W/L，4W/L和8W/L)而形成。从输入i传到输出out的数字信号的传播时间基于在节点A处所见的释放等效电容的电流量。可编程延迟时间通过延迟控制输入td[3:0]来实现，该延迟控制输入td[3:0]改变平行操作的被反射晶体管的电流量，并因此改变放电电流。在这种情况下，当导电晶体管的数量越大时，越快的传播时间(越小的延迟)被实现。输入r用于重置延迟单元。
在基于结构的延迟线中，延迟单元的传播时间不是恒定的。由于温度的改变和IC处理的变化，延迟单元的传播时间通常变化。不仅在当前的发明中，而且在基于DPWM的分段延迟线中，这种变化可以产生基于输入控制信号上的负载比值的非线性和非单调性，而且可以产生数字控制器不可预测的行为。
图4中画出的延迟匹配块动态地调节延迟线的传播时间以补偿处理和温度变化，并使DPWM特性线性化。匹配块设16个延迟单元的总传播时间与DPWM时钟信号(见图2)的周期近似相同，该DPWM时钟信号确保由d[n]的4个LSB定义的负载比值的增加总是小于由d[n]的4个LSB变化而导致的最小增量。
如图4中所示，***包括延迟线的“1/2+1单元(half+1 Cell)”复制品、4个边沿触发D的触发器、组合逻辑和4位寄存器(累加器)。对于当本发明中出现的DPWM包括4位计数器和16:1MUX的情况，延迟线的“1/2+1单元”复制品仅有9个延迟单元，这与DPWM的16个单元一致。在外部时钟的上升沿，生成初始信号，并且初始信号穿过延迟线复制品，该延迟线复制品的第8和第9单元(N/2和N/2+1)连接到两个边沿触发的触发器。然后，在时钟周期的1/2之后所产生的即刻随后的下降沿处，生成选通信号，并且生成单元8和单元9的状态的“瞬态”(snapshot)，而且简单的数字逻辑处理此“瞬态”。在瞬态触发器的输出处的两个零指示较慢的传播，并在数字逻辑的输出处生成1。因此，延迟控制寄存器td[3:0]的值增加了，而且单元的速度相应地增加了。在数字逻辑的输入处的两个1指示信号太快传播通过延迟单元，并导致tc的下降。当瞬态值是10(二进制)并且频率寄存器保持不变时，假设DPWM的半周期和外部电路的半周期相等。
应该注意的是，在这种情况下，假设具有精确的50％负载比的理想的外部时钟。对于当施加非理想的时钟信号时的情况来说，当前的电路需要较小的修改。在那种情况下，需要用“全长+1”的复制品替换延迟线，并且或者需要用时钟信号的两个上升连续沿，或者需要用时钟信号的两个下降连续沿产生初始和选通信号。
在以下部分分中示出了用基于实验原型的FPGA和用于本发明的专用集成电路而获得的结果。这两个***都根据图2至图4给出的图表而实现。在FPGA设备中，用可编程数字单元替换模拟延迟单元。
实验结果包括在超过1MHz的高切换频率下的操作变化和DPWM的线性度的变化。
另外，给出DPWM芯片的布置图和其功率评价的结果，以证明可以用小功率数字硬件在小芯片区上实现本发明。
A.线性测试
线性测试被设计成当数字输入d[n]由其最小值0变到最大值时校验DPWM负载比值的单调性和线性变化。对于图5中所述的测试情况来说，DPWM的分辨率是10位，并且转换器在1.3MHz的切换频率下操作。
图5示出了直流-直流转换器的输出的变化，该直流-直流转化器用于逐渐改变对应于负载比从0变化到1(负载比的全变化)的DPWM控制值。转化器的切换频率为1.3MHz，并且输入d[n]变化的速度的是每100切换循环为1个LSB。
图5中所示的结果示出了转换器的输出，并相应地以单调性和线性方式示出了负载比值变化，从而证明了DPWM具有线性和单调输入-输出特性。
芯片区和功率消耗
根据图2-4中所示的图表，使用本发明的自校准DPWM构造的DPWM建立在0.18μm的标准CMOS处理中。显示IC的最重要特征的芯片布置图和表验证非常低的功率消耗和对小面积硅的需要。
表I-IC的特性
 
功率消耗 芯片面积
8位DPWM 81μW 0.0526mm2
C.在高切换频率下的操作
图6和图7中示出的图表是使用所发明的DPWM构造的IC的前布置模拟结果。它们验证在高切换频率下的DPWM的功能性和操作。
图7的图表示出了在3MHz负载下的PWM信号，此信号被标为负载-信号(v)，并由使用24MHz的时钟形成，该24MHz的时钟仅比切换频率高8倍。与大多数其它DPWM设别的时钟频率相比较，该频率明显更小，从而允许用更简单的硬件实现，并且显著减小功率消耗。
图7示出了使用本发明的DPWM构造的IC的前布置模拟结果。时钟_8(v)是在24MHz下的外部时钟信号。Sigma_dpwm_0(v)到Sigma_dpwm_7(v)包括8位控制输入d[n]。置位_d和复位_d是置位和复位用于RS锁存器的信号(见图2)。负载_信号是DPWM的输出。主_切换和同步_复位是反相和同相输出信号。
图8示出了当输入控制值d[n]从零逐渐变化到其最大值时，DPWM在大量切换循环内的操作。可以看到的是输出信号的负载比相应地变化。这些图表也是在定常切换频率下的操作和DPWM线性特性的另一个验证。
图8示出了在大量切换循环内的前布置模拟结果。Sigma_dpwm_0(v)到Sigma_dpwm_7(v)包括8位控制输入d[n]。置位_d和复位_d是置位和复位用于RS锁存器的信号(见图2)。负载信号是DPWM的输出。主切换和同步复位是反相和同相输出信号。
为了解释和说明，已经给出了本发明优选的实施例的上述说明。其目的不在于完全地或使本发明限于所公开的具体的形式。选择并说明许多实施例是为了最好地解释本发明的原理及其实际应用，由此使本领域的其它技术人员理解对于各种实施例和具有各种改变的本发明，其中这些各种改变适于所构思的具体应用。本发明的保护范围由所附权利要求及其它们的等效形式限定。

Claims (15)

1.一种混合数字脉宽调制器，包括：
时钟逻辑，所述时钟逻辑指示切换周期的第一部分；
非时钟逻辑，所述非时钟逻辑指示切换周期的第二部分，且所述非时钟逻辑包括延迟线，所述延迟线包括利用数字校正信号可调节的多个可数字编程的延迟单元；以及
延迟匹配电路，所述延迟匹配电路使用延迟线复制品，以生成所述数字校正信号，
其中利用由所述第一和第二部分确定的占空比产生输出信号，且
其中所述数字校正信号是多位值，所述多位值导通或截止所述延迟单元内的不同尺寸的晶体管。
2.根据权利要求1所述的混合数字脉宽调制器，其中所述可数字编程延迟单元的延迟能够通过导通或截止所述延迟单元内的不同尺寸的晶体管而被调节。
3.根据权利要求2所述的混合数字脉宽调制器，其中所述延迟单元内的不同尺寸的晶体管是并联的。
4.根据权利要求1所述的混合数字脉宽调制器，其中所述延迟线复制品用于设定所述延迟单元的速度。
5.一种混合数字脉宽调制器，包括：
时钟逻辑，所述时钟逻辑指示切换周期的第一部分；
非时钟逻辑，所述非时钟逻辑指示切换周期的第二部分，且所述非时钟逻辑包括延迟线，所述延迟线包括利用数字校正信号可调节的多个可数字编程的延迟单元；以及
延迟匹配电路，所述延迟匹配电路使用延迟线复制品，以生成所述数字校正信号，
其中利用由所述第一和第二部分确定的占空比产生输出信号；
其中所述延迟线复制品用于设定所述延迟单元的速度，且
其中所述延迟线复制品是1/2+1的延迟线的大小，并由时钟的两个沿触发。
6.一种混合数字脉宽调制器，包括：
时钟逻辑，所述时钟逻辑指示切换周期的第一部分；
非时钟逻辑，所述非时钟逻辑指示切换周期的第二部分，且所述非时钟逻辑包括延迟线，所述延迟线包括利用数字校正信号可调节的多个可数字编程的延迟单元；以及
延迟匹配电路，所述延迟匹配电路使用延迟线复制品，以生成所述数字校正信号，
其中利用由所述第一和第二部分确定的占空比产生输出信号；且
其中所述延迟线复制品比所述延迟线长一个延迟单元，并且所述延迟线复制品由两个连续的时钟周期的同一沿触发。
7.根据权利要求1所述的混合数字脉宽调制器，其中所述延迟线与在所述第二部分之后产生输出的多路转接器相关联。
8.根据权利要求1所述的混合数字脉宽调制器，其中所述数字脉宽调制器是直流-直流转换器的一部分。
9.一种接收占空比值的数字脉宽调制器，包括：
负载逻辑，所述负载逻辑在对应于所述占空比值的最高有效位的时间段之后产生输出；
延迟线，所述延迟线接收所述负载逻辑的所述输出，并包括多个可数字编程的延迟单元，且所述延迟线用于在对应于所述占空比值的最低有效位的第二时间段之后产生输出；以及
延迟匹配电路，所述延迟匹配电路包括延迟线复制品，所述延迟匹配电路使用所述延迟线复制品产生数字校正信号，所述数字校正信号为多位值，所述多位值导通或截止所述延迟单元内的不同尺寸的晶体管。
10.根据权利要求9所述的数字脉宽调制器，其中所述延迟单元内的不同尺寸的晶体管是并联的。
11.根据权利要求9所述的数字脉宽调制器，其中所述延迟线复制品用于设置所述延迟线的速度。
12.一种接收占空比值的数字脉宽调制器，包括：
负载逻辑，所述负载逻辑在对应于所述占空比值的最高有效位的时间段之后产生输出；
延迟线，所述延迟线接收所述负载逻辑的所述输出，并包括多个可数字编程的延迟单元，且所述延迟线用于在对应于所述占空比值的最低有效位的第二时间段之后产生输出；以及
延迟匹配电路，所述延迟匹配电路包括延迟线复制品，所述延迟线复制品用于调节在所述延迟单元内导通的多个晶体管，以调节延迟，
其中所述延迟线复制品产生用于所述延迟线的数字校正信号，
其中所述延迟线复制品用于设定所述延迟线的速度，且
其中所述延迟线复制品是1/2+1的延迟线的大小，并由时钟的两个沿触发。
13.一种接收占空比值的数字脉宽调制器，包括：
负载逻辑，所述负载逻辑在对应于所述占空比值的最高有效位的时间段之后产生输出；
延迟线，所述延迟线接收所述负载逻辑的所述输出，并包括多个可数字编程的延迟单元，且所述延迟线用于在对应于所述占空比值的最低有效位的第二时间段之后产生输出；以及
延迟匹配电路，所述延迟匹配电路包括延迟线复制品，所述延迟线复制品用于调节在所述延迟单元内导通的多个晶体管，以调节延迟，
其中所述延迟线复制品产生用于所述延迟线的数字校正信号，且
其中所述延迟线复制品比所述延迟线长一个延迟单元，并且所述延迟线复制品由两个连续的时钟周期的同一沿触发。
14.根据权利要求9所述的数字脉宽调制器，其中所述数字脉宽调制器是直流-直流转换器的一部分。
15.一种接收占空比值的数字脉宽调制器，包括：
负载逻辑，所述负载逻辑在对应于所述占空比值的最高有效位的时间段之后产生输出；
延迟线，所述延迟线接收所述负载逻辑的所述输出，并包括多个可数字编程的延迟单元，且所述延迟线用于在对应于所述占空比值的最低有效位的第二时间段之后产生输出；以及
延迟匹配电路，所述延迟匹配电路包括延迟线复制品，所述延迟线复制品用于调节在所述延迟单元内导通的多个晶体管，以调节延迟，
其中所述延迟线复制品产生用于所述延迟线的数字校正信号，
所述数字脉宽调制器进一步包括与所述负载逻辑和所述延迟线相关联的置位-复位逻辑，以产生数字脉宽调制器的输出。
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