CN101483339A - 一种带检测控制电路的静电保护方法及电路 - Google Patents

一种带检测控制电路的静电保护方法及电路 Download PDF

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Abstract

本发明公开了一种带检测控制电路的静电保护方法及电路，属于静电保护领域，该方法通过一检测电路检测作用在芯片内部电路的输入/输出端上的输入电压，当输入电压小于检测电路设定的触发电压时，判断为工作电压，则与工作电压相应的工作电流直接通过芯片内部电路的输入/输出端流入芯片内部电路，所述触发电压小于芯片内部电路的最低击穿电压；当检测到作用在芯片内部电路的输入/输出端上的输入电压大于或者等于触发电压时，判断为静电放电电压，则检测电路控制与静电放电电压相应的静电放电电流通过一泄放电路进行泄放，从而把输入电压钳位在安全的电压范围，起到保护内部电路的作用。本发明可以通过检测输入电压控制泄放进行钳位或者正常工作。

Description

一种带检测控制电路的静电保护方法及电路
技术领域
本发明属于集成电路的静电保护领域，尤其涉及一种带检测控制电路的静电保护方法及实现该方法的电路。
背景技术
在芯片应用中，静电放电会造成大多数芯片毁坏，而静电却无处不在，静电会在芯片的生产、组装，及测试过程中积累在人体和机器上，当芯片与带有静电的人体或者物体相互接触时，就形成了电流回路，造成芯片内部的毁坏。人体上的静电会经芯片的管脚形成放电回路，该放电过程会在短到几百纳秒(ns)的时间内产生数安培的瞬间放电电流，对于一般的消费芯片而言，其瞬间放电电流的尖峰可达到1.3安培到几十个安培，该放电电流将使IC内的组件烧毁。
为了解决由于静电放电造成芯片毁坏的问题，目前有较多的保护方案，例如，在芯片内部电路的输入/输出端与焊盘之间增加与地连通的二极管器件、MOS(NMOS/PMOS)器件、厚氧化层MOS(Field-oxide)组件、寄生三极管器件，以及SCR保护结构。对于以上几种保护方法，均需要增加绝对的器件面积才能达到较好的静电保护效果。
图1所示为简单的二极管保护电路10，二极管11的正常工作电压在0.7～1.2V左右，但二极管11的反向工作电压约为-12V～-15V左右。因此，当静电放电电流12流经二极管11时，二极管11在反向电压情况下所产生的热量远大于二极管在正向电压情况下所产生的热量，即二极管在反向电压下所能承受的静电电压远小于正向电压下所能承受的静电电压。
如图2所示，对于MOS器件或者厚氧化层MOS保护电路20而言，当静电电压上升到MOS管21的击穿电压时，MOS管21将进行雪崩击穿。MOS器件或者厚氧化层MOS保护电路的效果主要取决于MOS管21的第二次雪崩击穿点的电流，第二次雪崩击穿即到达PN结所能承受的最大电流值。当静电放电电流22大于MOS管21的第二次雪崩击穿点的电流时，MOS管21将会发生严重的漏电现象，造成永久性损坏。为了增大MOS管21的雪崩击穿点的电流，需要增加MOS管21的面积，如果分配不均匀同样会造成漏电，造成永久性损坏。
以上提到的两种静电放电保护电路，静电放电均工作在其第一次雪崩区来排放静电电流，此时，静电放电保护器件仍然存在损伤。当静电放电保护器件因为外加过大(静电)的电压或电流而进入二次雪崩区后，静电放电保护器件将造成永久性损坏。
如图3所示，对于现在高极的SCR保护电路30而言，由于SCR组件31在正向电压和反向电压工作时均只有1V左右，因此SCR组件31可在更小的布局面积下承受极高的静电电压。但SCR保护电路30仍然存在的问题是：SCR保护电路30的触发电压很难控制，同时还需要防止电路器件的闩锁效应(latchup)。虽然，通过增加保护环或者采用较大的版图间隔可提升SCR保护电路30的触发电压，但触发电压高将无法实时导通来排放静电放电发生时的瞬间大电流，这将导致被保护器件会先被静电放电所破坏。
发明内容
本发明的目的是针对现有静电保护电路存在的问题，提供一种通过检测输入电压来控制泄放静电器件导通的方法及电路，以有效的泄放静电。
为实现上述目的，本发明采用如下技术方案：一种带检测控制电路的静电保护方法，该方法的实现过程如下：
通过一检测电路检测作用在芯片内部电路的输入/输出端上的输入电压，当输入电压小于检测电路设定的触发电压时，判断为工作电压，则与工作电压相应的工作电流直接通过芯片内部电路的输入/输出端流入芯片内部电路，所述触发电压小于或者等于芯片内部电路的最低击穿电压；
当检测到作用在芯片内部电路的输入/输出端上的输入电压大于或者等于触发电压时，判断为静电放电电压，则检测电路控制与静电放电电压相应的静电放电电流通过一泄放电路进行泄放，而非流入芯片内部电路。
优选的是，所述检测电路包括PNP型三级管、齐纳二极管和第三上偏电阻；所述的触发电压Ven与PNP型三极管的导通电压Veb和齐纳二极管的稳压值Vzd之间的关系为：Ven＝Veb+n×Vzd，其中，n为自然数，表示齐纳二极管的数量，通过选择齐纳二极管的数量和稳压值调节触发电压Ven；
当所述输入电压小于触发电压Ven时，PNP型三极管处于截至状态，则与PNP型三极管的集电极串联的第三上偏电阻无电流通过，致使PNP型三极管集电极的电压为低电平；
此时，一控制端与PNP型三极管集电极相连接的控制功率开关处于截至状态，则与所述控制功率开关串联的第二上偏电阻无电流通过，致使第二上偏电阻两端的电压为低电平；
此时，泄放电路上的、控制端接入第二上偏电阻两端电压的泄放功率开关处于截至状态，则判断所述输入电压为工作电压，而与工作电压相应的工作电流只能直接通过芯片内部电路的输入/输出端流入芯片内部电路；
当所述输入电压大于或者等于触发电压Ven时，PNP型三极管处于导通状态，第三上偏电阻有电流通过，使PNP型三极管集电极的电压达到控制功率开关的导通电压；此时控制功率开关导通，第二上偏电阻有电流通过，致使第二上偏电阻两端的电压达到泄放功率开关的导通电压；此时，泄放功率开关导通，泄放电路为通路，则判断所述输入电压为静电放电电压，使得静电放电电流通过泄放电路快速泄放。
一种带检测控制电路的静电保护电路，包括检测电路、控制电路和泄放电路；其中，
检测电路连接在所述芯片内部电路的输入/输出端与地之间，包括使能端和控制端；检测电路的使能端与芯片内部电路的输入/输出端电连接，以检测作用在芯片内部电路的输入/输出端上的输入电压；
控制电路连接在所述芯片内部电路的输入/输出端与地之间，所述控制电路包括控制功率开关和与控制功率开关串联的第二上偏电阻；控制功率开关的控制端与检测电路的控制端电连接，以通过检测电路控制其导通与截至；
泄放电路连接在所述芯片内部电路的输入/输出端与地之间，所述泄放电路包括泄放功率开关，泄放功率开关的控制端接入第二上偏电阻两端的电压，以通过控制功率开关的状态控制泄放功率开关的导通与截至，进而控制工作电流直接通过芯片内部电路的输入/输出端流入芯片内部电路，而静电放电电流通过所述泄放电路进行泄放。
优选的是，所述的控制功率开关为NMOS管，NMOS管的栅极作为控制功率开关的控制端与检测电路的控制端电连接，NMOS管的漏极与芯片内部电路的输入/输出端电连接，NMOS管的源极与地之间串接所述第二上偏电阻。
优选的是，所述泄放功率开关为NPN型三级管，NPN型三级管的集电极与芯片内部电路的输入/输出端电连接，NPN型三级管的发射极接地，NPN型三级管的基极作为泄放功率开关的控制端接入所述第二上偏电阻两端的电压。
优选的是，所述检测电路包括PNP型三级管、齐纳二极管和第三上偏电阻；其中，PNP型三级管的发射级为所述检测电路的使能端，PNP型三级管的集电极与地之间串接第三上偏电阻，PNP型三级管的集电极作为所述检测电路的控制端，PNP型三级管的基极与地之间串接齐纳二极管。
优选的是，所述检测电路，其PNP型三级管的基极与地之间串接齐纳二极管和第四限流电阻。
优选的是，在静电放电电流流入检测电路、控制电路和泄放电路，或者工作电流流入芯片内部电路之前先流经一个第一限流电阻。
本发明所述带检测控制电路的静电保护方法及电路的有益之处是：
首先，通过检测输入电压控制泄放或者正常工作；其次，本发明的方法及电路中的触发电压具有可调性，减小了设计触发电压的难度；再次，在静电放电时，泄放电流器件工作在正向电压下，可以承受较高的静电电压；最后，应用该静电保护方法及电路可有效提高静电保护能力，提高芯片内部电路输入/输出端的可靠性。
附图说明
图1为现有的二极管保护电路示意图；
图2为MOS器件或者厚氧化层MOS保护电路示意图；
图3为SCR保护电路示意图；
图4为本发明所述的带检测控制电路的静电保护电路的示意图；
图5为图4所示检测电路的示意图。
具体实施方式
如图4所示，一种带检测控制电路的静电保护电路40，包括检测电路41、控制电路43和泄放电路42。检测电路41、控制电路43和泄放电路42均连接在芯片内部电路的输入/输出端40a与地之间，而芯片内部电路的输入/输出端40a与外部焊盘40b连通，外部电信号通过外部焊盘40b进入带检测控制电路的静电保护电路40或者芯片内部电路。
检测电路41包括使能端EN、控制端CO和接地端GND。其中，使能端EN与芯片内部电路的输入/输出端40a电连接，以检测作用在芯片内部电路的输入/输出端40a上的输入电压。
控制电路43包括控制功率开关和与控制功率开关串联的第二上偏电阻R2。控制功率开关的控制端与检测电路41的控制端CO电连接，以通过检测电路41控制其导通与截至，在本实施例中，控制功率开关可以选择NMOS管MN，NMOS管MN的栅极g作为控制功率开关的控制端与检测电路41的控制端CO电连接，由检测电路41控制NMOS管MN的导通与截至，NMOS管MN的漏极d与芯片内部电路的输入/输出端40a电连接，而第二上偏电阻R2串接在NMOS管MN的源极s与地之间。当NMOS管MN导通时，第二上偏电阻R2可以保证其两端的电压达到0.7v。
泄放电路42包括泄放功率开关，在本实施例中可以选择NPN型三极管Q1，NPN型三极管Q1的集电极c1与芯片内部电路的输入/输出端40a电连接，发射极e1接地，基极b1作为泄放功率开关的控制端接入所述第二上偏电阻R2两端的电压。如果检测电路41未达到触发条件，检测电路41的控制端CO输出低电平，NMOS管MN截至，进而NPN型三极管Q1也截至，则带检测控制电路的静电保护电路40不工作；如果检测电路41达到触发条件，检测电路41的控制端CO输出高电平，NMOS管MN导通，进而NPN型三极管Q1也导通，则带检测控制电路的静电保护电路40工作。
检测电路41如图5所示，可以包括PNP型三级管Q2、齐纳二极管ZD，和第三上偏电阻R3。其中，PNP型三级管Q2的发射级e2为检测电路41的使能端EN，第三上偏电阻R3串接在集电极c2与地之间，PNP型三级管Q2的集电极c2为所述检测电路41的控制端CO与NMOS管MN的栅极g电连接，齐纳二极管ZD串接在PNP型三级管Q2的基极b2与地之间，为了防止静电对齐纳二极管ZD产生放电损伤，在PNP型三级管Q2的基极b2与地之间还可以再串接一个第四限流电阻R4，第四限流电阻R4的取值一般大于10KΩ。另外，为了避免NPN型三极管Q1在放电过程中造成损伤，可以增加一个第一限流电阻R1，在静电放电电流流入带检测控制电路的静电保护电路40，或者芯片内部电路之前先流经该第一限流电阻R1，第一限流电阻R1一般取值在300Ω左右。
由于静电放电电压比较高，所以检测电路41的触发电压的设计一般均明显高于芯片内部电路的正常工作电压，因此，如果输入电压通过外部焊盘40b输入时，该电压如果小于触发电压，则该输入电压可以判断为工作电压，至少是对芯片内部电路不会造成损伤的电压，此时，由于带检测控制电路的静电保护电路40不工作，与工作电压相应的工作电流直接通过芯片内部电路的输入/输出端流入芯片内部电路；如果触发电压大于或者等于触发电压，则该输入电压会对芯片内部电路造成损伤，可以判断为静电放电电压，此时，带检测控制电路的静电保护电路40工作，静电放电电流通过泄放电路42进行泄放，使静电放电电压快速泄放到小于触发电压的状态，从而保护芯片内部电路。
检测电路的触发电压在设计时，要求小于芯片内部电路的最低击穿电压，可以确保芯片内部电路的绝对安全。根据检测电路41的电路结构，触发电压Ven与PNP型三极管Q2的导通电压Veb和齐纳二极管ZD的稳压值Vzd之间的关系为：Ven＝Veb+n×Vzd，其中，n为自然数，表示齐纳二极管ZD的数量，通过选择齐纳二极管的数量n和稳压值Vzd实现要求达到的触发电压Ven，如图5所示的检测电路41可以实现的触发电压为8v。
如果需要设计一个触发电压为10v的带检测控制电路的静电保护电路40，导通电压Veb为0.65v，选择齐纳二极管ZD的稳压值Vzd为5.5v，由于第一限流电阻R1也有一定的分压作用，因此选择串联2个齐纳二极管ZD即可实现10v的触发电压。
综上所述仅为本发明较佳的实施例，并非用来限定本发明的实施范围。即凡依本发明申请专利范围的内容所作的等效变化及修饰，皆应属于本发明的技术范畴。

Claims (8)

1.一种带检测控制电路的静电保护方法，其特征在于：该方法的实现过程如下
通过一检测电路检测作用在芯片内部电路的输入/输出端上的输入电压，当输入电压小于检测电路设定的触发电压时，判断为工作电压，则与工作电压相应的工作电流直接通过芯片内部电路的输入/输出端流入芯片内部电路，所述触发电压小于芯片内部电路的最低击穿电压；
当检测到作用在芯片内部电路的输入/输出端上的输入电压大于或者等于触发电压时，判断为静电放电电压，则检测电路控制与静电放电电压相应的静电放电电流通过一泄放电路进行泄放，而非流入芯片内部电路。
2.根据权利要求1所述的带检测控制电路的静电保护方法，其特征在于：所述检测电路包括PNP型三级管、齐纳二极管和第三上偏电阻；所述的触发电压Ven与PNP型三极管的导通电压Veb和齐纳二极管的稳压值Vzd之间的关系为：Ven＝Veb+n×Vzd，其中，n为自然数，表示齐纳二极管的数量，通过选择齐纳二极管的数量和稳压值调节触发电压Ven；
当所述输入电压小于触发电压Ven时，PNP型三极管处于截至状态，则与PNP型三极管的集电极串联的第三上偏电阻无电流通过，致使PNP型三极管集电极的电压为低电平；
此时，一控制端与PNP型三极管集电极相连接的控制功率开关处于截至状态，则与所述控制功率开关串联的第二上偏电阻无电流通过，致使第二上偏电阻两端的电压为低电平；
此时，泄放电路上的、控制端接入第二上偏电阻两端电压的泄放功率开关处于截至状态，则判断所述输入电压为工作电压，而与工作电压相应的工作电流只能直接通过芯片内部电路的输入/输出端流入芯片内部电路；
当所述输入电压大于或者等于触发电压Ven时，PNP型三极管处于导通状态，第三上偏电阻有电流通过，使PNP型三极管集电极的电压达到控制功率开关的导通电压；此时控制功率开关导通，第二上偏电阻有电流通过，致使第二上偏电阻两端的电压达到泄放功率开关的导通电压；此时，泄放功率开关导通，泄放电路为通路，则判断所述输入电压为静电放电电压，使得静电放电电流通过泄放电路快速泄放。
3.一种带检测控制电路的静电保护电路，其特征在于：包括检测电路、控制电路和泄放电路；其中，
检测电路连接在所述芯片内部电路的输入/输出端与地之间，包括使能端和控制端；检测电路的使能端与芯片内部电路的输入/输出端电连接；
控制电路连接在所述芯片内部电路的输入/输出端与地之间，所述控制电路包括控制功率开关和与控制功率开关串联的第二上偏电阻；控制功率开关的控制端与检测电路的控制端电连接；
泄放电路连接在所述芯片内部电路的输入/输出端与地之间，所述泄放电路包括泄放功率开关，泄放功率开关的控制端接入第二上偏电阻两端的电压。
4.根据权利要求3所述的带检测控制电路的静电保护电路，其特征在于：所述的控制功率开关为NMOS管，NMOS管的栅极作为控制功率开关的控制端与检测电路的控制端电连接，NMOS管的漏极与芯片内部电路的输入/输出端电连接，NMOS管的源极与地之间串接所述第二上偏电阻。
5.根据权利要求4所述的带检测控制电路的静电保护电路，其特征在于：所述泄放功率开关为NPN型三级管，NPN型三级管的集电极与芯片内部电路的输入/输出端电连接，NPN型三级管的发射极接地，NPN型三级管的基极作为泄放功率开关的控制端接入所述第二上偏电阻两端的电压。
6.根据权利要求5所述的带检测控制电路的静电保护电路，其特征在于：所述检测电路包括PNP型三级管、齐纳二极管和第三上偏电阻；其中，PNP型三级管的发射级为所述检测电路的使能端，PNP型三级管的集电极与地之间串接第三上偏电阻，PNP型三级管的集电极作为所述检测电路的控制端，PNP型三级管的基极与地之间串接齐纳二极管。
7.根据权利要求6所述的带检测控制电路的静电保护电路，其特征在于：所述检测电路，其PNP型三级管的基极与地之间串接齐纳二极管和第四限流电阻。
8.根据权利要求3至7中任一权利要求所述的带检测控制电路的静电保护电路，其特征在于：在静电放电电流流入检测电路、控制电路和泄放电路，或者工作电流流入芯片内部电路之前先流经一个第一限流电阻。
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