CN101483167B - 导线架条及其封胶方法与封胶结构 - Google Patents

导线架条及其封胶方法与封胶结构 Download PDF

Info

Publication number
CN101483167B
CN101483167B CN2009100028928A CN200910002892A CN101483167B CN 101483167 B CN101483167 B CN 101483167B CN 2009100028928 A CN2009100028928 A CN 2009100028928A CN 200910002892 A CN200910002892 A CN 200910002892A CN 101483167 B CN101483167 B CN 101483167B
Authority
CN
China
Prior art keywords
conductive wire
lead frame
frame unit
wire frame
frame strip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2009100028928A
Other languages
English (en)
Other versions
CN101483167A (zh
Inventor
陈天赐
陈光雄
徐志宏
陈焕文
谢玫璘
邱世杰
林英士
张树明
陈锺国
徐鸣懋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Priority to CN2009100028928A priority Critical patent/CN101483167B/zh
Publication of CN101483167A publication Critical patent/CN101483167A/zh
Application granted granted Critical
Publication of CN101483167B publication Critical patent/CN101483167B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

本发明公开一种导线架条及其封胶方法与封胶结构,其主要提供一导线架条,其包含至少一流道分支模块,每一所述流道分支模块具有四个导线架单元、一个分流点预留区及四个侧浇口预留区。所述四个导线架单元呈矩阵状相互邻接排列。所述分流点预留区及所述四个侧浇口预留区位于所述四个导线架单元所围绕之一中央区域。每一所述侧浇口预留区连接所述分流点预留区及每一所述导线架单元最接近所述中央区域的一角位置。因此,所述导线架条可提升导线架条的空间利用率,以相对增加所述导线架单元的数量。

Description

导线架条及其封胶方法与封胶结构
【技术领域】
本发明是有关于一种导线架条及其封胶方法与封胶结构,特别是有关于一种能提高单位时间产出量(units per hour,UPH)的导线架条及其封胶方法与封胶结构。
【背景技术】
现今,半导体封装产业为了满足各种封装需求,逐渐发展出各种不同型式的封装构造,其中由半导体硅晶圆(wafer)切割而成的硅芯片(chip)通常是先利用打线(wire bonding)或凸块(bumping)等适当方式选择固定在导线架(leadframe)或基板(substrate)上,接着再利用封装胶体封装包覆保护硅芯片,如此即可完成一半导体封装构造的基本架构。一般常见具有导线架的封装构造包含小外型封装(small outline package,SOP)、小外型J形引脚封装(smalloutline J-leaded package,SOJ)、小外型晶体管封装(small outline transistor,SOT)、宽体小外型封装(small outline package(wide-type),SOW)、双列直插式封装(Dual In-line Package,DIP)、方型扁平封装(quad flat package,QFP)及方型扁平无外引脚封装(quad flat non-leaded package,QFN)等。目前,为了符合量产需求,通常是在一导线架条(leadframe strip)上设置数个导线架单元,以同时进行数个芯片的固定、电性连接及封胶等加工程序,最后再切割去除多余框架,以便同时制造完成数个具有导线架的封装构造。
举例而言,请参照图1A、1B及1C所示,其揭示一种现有方型扁平封装(quad flat package,QFP)构造的导线架条在封胶前及封胶后的示意图。如图1A所示,一导线架条1包含一外框10、数个连结支架11、数个流道支架12及数个导线架单元13。所述外框10、连结支架11及流道支架12相互连接,所述连结支架11及流道支架12相互垂直交叉排列,以支撑、区隔及定义所述数个导线架单元13。每一所述导线架单元13具有一芯片承座131、数个内引脚部132、数个外引脚部133、数个坝杆(dam bar)134、三个支撑助条(tie bar)135及一个簧形支撑助条(spring bar)136,所述芯片承座131的四个角位置利用所述三个支撑助条135及所述簧形支撑助条136连接到所述流道支架12及所述连结支架11(或外框10)上。所述内引脚部132、外引脚部133及坝杆134环绕排列在所述芯片承座131的四周。所述内引脚部132连接在所述坝杆134上,所述外引脚部133连接在所述坝杆134及所述连结支架11(或外框10)之间。再者,每一所述流道支架12及其一侧的一排所述导线架单元13共同定义成一流道分支模块100。
如图1A所示,在进行封胶前,先将数个芯片14分别固定在每一所述芯片承座131上,每一所述芯片14可利用数条导线(wire)15电性连接至所述内引脚部132。如图1B所示,在进行封胶时,将具有所述芯片14及导线15的所述导线架条1利用转移模塑成形(transfer-molding)方式进行处理,其中将所述导线架条1夹置在二模具16之间。此时,所述导线架单元13对位于所述二模具16共同形成的一模穴区161中,且所述二模具16在一料穴(well)162位置利用一活塞163将一封装胶材17压入一流道部(runner)164内,直到所述封装胶材17沿数个侧浇口(side gate)165注入到每一所述模穴区161,以包覆保护每一所述芯片承座131、内引脚部132(如图1A所示)、芯片14及导线15(如图1A所示)。所述侧浇口165对应位于所述导线架单元13的簧形支撑助条136上。
如图1C所示,在完成封胶后,固化所述封装胶材17,并移除所述二模具16。此时,所述封装胶材17对应所述流道部164、侧浇口165及模穴区161分别形成一流道胶条171、数个侧浇口胶条172及数个封装胶体173,其中所述流道胶条171包覆在所述流道支架12上,且每一所述流道胶条171在每一分流点A通过一个所述侧浇口胶条172连接一个所述封装胶体173。也就是,在每一所述流道分支模块1 00中,每设置一排所述导线架单元13,就必需在所述导线架单元13的一侧设置一组所述流道部164(亦即所述流道胶条171),每一分流点A是以1∶1的比例通过所述侧浇口165(亦即所述侧浇口胶条172)侧向连接一个所述封装胶体173。
然而,在此种导线架条1的流道分支模块100设计中,每隔一排所述导线架单元13就必需设置一个所述流道支架12,以方便后续形成所述流道胶条171及侧浇口胶条172。但是,此种流道支架12与导线架单元13的1∶1排列比例设计具有过多数量的流道支架12,其相对限制了所述导线架条1可用以设置所述导线架单元13的空间,亦即相对限制所述导线架单元13的总单元数量。结果,每进行一次封胶程序,仅能在所述导线架条1上形成有限数量的所述封装胶体1 73,同时必需浪费不少的所述导线架条1空间,因而导致难以进一步提高所述封胶程序的单位时间产出量(units per hour,UPH)。
故,有必要提供一种导线架条及其封胶方法与封胶结构,以解决现有技术所存在的问题。
【发明内容】
本发明的主要目的在于提供一种导线架条及其封胶方法与封胶结构,其中导线架条设置数个导线架单元,且导线架条省略设置现有流道支架,进而有利于增加导线架单元的布局数量、提升导线架条的空间利用率、增加封胶程序的单位时间产出量(UPH),并相对降低半导体封装构造的平均封胶成本。
本发明的次要目的在于提供一种导线架条及其封胶方法与封胶结构,其中利用至少一上流道部连结数个垂直浇口,每一垂直浇口通过一分流点及四个侧浇口分别对四个导线架单元进行封胶,分别形成一封装胶体,上流道部及垂直浇口位于导线架条上方,不会占用导线架条的空间,只需在每四个导线架单元之间预留分流点预留区及侧浇口预留区即可,进而有利于提升空间利用率、增加单位时间产出量,并降低平均封胶成本。
为达成本发明的前述目的,本发明提供一种导线架条,其包含至少一流道分支模块,每一所述流道分支模块具有四个导线架单元、一个分流点预留区及四个侧浇口预留区。所述四个导线架单元呈矩阵状相互邻接排列。所述分流点预留区及所述四个侧浇口预留区位于所述四个导线架单元所围绕之一中央区域。每一所述侧浇口预留区连接所述分流点预留区及每一所述导线架单元最接近所述中央区域的一角位置。
再者,本发明提供另一种导线架条的封胶方法,其包含步骤:提供一导线架条,其包含数个导线架单元;使一热熔的封装胶材沿一上流道部流动,所述上流道部延伸在所述导线架条上方;使所述上流道部的封装胶材通过数个第一分流点分别向下流入一垂直浇口;使每一所述垂直浇口内的封装胶材通过一第二分流点分别注入四个侧浇口;以及,使每一所述侧浇口内的封装胶材分别注入每一所述导线架单元内,以分别形成一封装胶体。
另外,本发明提供一种导线架条的封胶结构,其包含一导线架条及一封装胶材。所述导线架条包含数个导线架单元。所述封装胶材包含至少一分流点、数个侧浇口胶条及数个封装胶体。每一所述分流点侧向连接四个所述侧浇口胶条,每一所述侧浇口胶条连接所述分流点及一个所述封装胶体。每一所述封装胶体分别包覆每一所述导线架单元。
在本发明的一实施例中,所述分流点的上表面残留有一垂直浇口接点。
在本发明的一实施例中,所述导线架单元选自具至少二排引脚的导线架单元。
在本发明的一实施例中,所述导线架单元选自具四排引脚的导线架单元。
在本发明的一实施例中,所述上流道部、垂直浇口及侧浇口形成在一组模具上。
在本发明的一实施例中,在提供所述导线架条的步骤后,另包含:分别在每一所述导线架单元上放置至少一芯片,并使所述芯片电性连接所述导线架单元。
【附图说明】
图1A是现有导线架条的局部正视图。
图1B是现有导线架条在进行封胶时的局部剖视图。
图1C是现有导线架条在完成封胶后的局部正视图。
图2A是本发明较佳实施例的导线架条的局部正视图。
图2B是本发明较佳实施例的导线架条在进行封胶时的局部剖视图。
图2C是本发明较佳实施例的导线架条在完成封胶后的局部正视图。
【具体实施方式】
为让本发明上述目的、特征及优点更明显易懂,下文特举本发明较佳实施例,并配合附图,作详细说明如下:
请参照图2A、2B及2C所示,本发明较佳实施例的导线架条及其封胶方法与封胶结构主要应用于制造具四排引脚导线架的半导体封装产品,例如应用于制造方型扁平封装(quad flat package,QFP)、方型扁平无外引脚封装(quad flat non-leaded package,QFN)或其他类似的封装产品,但亦可应用于制造具双排引脚导线架的半导体封装产品,例如小外型封装(SOP)、小外型J形引脚封装(SOJ)、小外型晶体管封装(SOT)、宽体小外型封装(SOW)、双列直插式封装(DIP)或其他类似的封装产品。
请参照图2A所示,本发明较佳实施例的导线架条2是一条状板体,其通常是由铜、铁、铝、镍或等效金属或合金所制成,并通过冲压(punching)或其他等效方法加工形成下列细部构造,其中所述导线架条2包含一外框20、数个连结支架21及22及数个导线架单元23。所述外框20、连结支架2 1及22相互连接,所述连结支架21横向间隔排列在所述外框20内,而所述连结支架22纵向间隔排列在所述外框20内,所述连结支架21及22相互垂直交叉排列,以支撑、区隔及定义所述导线架单元23,使所述数个导线架单元23呈矩阵状相互邻接排列。
请再参照图2A所示,本发明较佳实施例的导线架单元23优选为具四排引脚的导线架,但亦可为具双排引脚的导线架。每一所述导线架单元23具有一芯片承座231、数个内引脚部232、数个外引脚部233、数个坝杆234、三个支撑助条235及一个簧形支撑助条236,其中所述内引脚部232及外引脚部233亦可统称为引脚部。所述内引脚部232及外引脚部233环绕排列在所述芯片承座231的至少二侧,例如排列在其四周。所述内引脚部232连接在所述坝杆234上,所述外引脚部233连接在所述坝杆234及所述连结支架21或22之间。所述三个支撑肋条235及所述簧形支撑助条236设置在所述芯片承座231的四个角位置。在本发明中,所述三个支撑肋条235是具有实质相同的构造,而所述簧形支撑助条236相对具有较长的长度及其邻接的开槽(未标示)也相对较大。再者,所述导线架条2包含至少一流道分支模块200,每一所述流道分支模块200具有四个所述导线架单元23、一个分流点预留区B及四个侧浇口预留区C。所述分流点预留区B及所述四个侧浇口预留区C位于所述四个导线架单元23所围绕之一中央区域(未标示)。每一所述侧浇口预留区C连接所述分流点预留区B及每一所述导线架单元23最接近所述中央区域的一角位置(未标示)。所述角位置可以选自对应于一第一引脚(pin one)的角位置(未标示),但并不限于此。所述簧形支撑助条236即形成在所述导线架单元23的所述角位置处,所述侧浇口预留区C的范围涵盖所述簧形支撑助条236的一部分。再者,在进行封胶前,每一所述导线架单元23皆可用以承载至少一芯片24,并利用数个导线25或其他适当方式(例如凸块)电性连接所述芯片24与所述内引脚部232。
请参照图2B所示,本发明较佳实施例的导线架条的封胶方法是包含下列步骤:提供一导线架条2,其包含数个导线架单元23;使一热熔的封装胶材3沿一上流道部41流动,所述上流道部41延伸在所述导线架条2上方;使所述上流道部41的封装胶材3通过数个第一分流点42分别向下流入一垂直浇口43;使每一所述垂直浇口43内的封装胶材3通过一第二分流点44分别注入四个侧浇口45;以及,使每一所述侧浇口45内的封装胶材3分别注入每一所述导线架单元23内,以分别形成一封装胶体46。
请参照图2B所示,在提供所述导线架条2的步骤后,本发明先分别在每一所述导线架单元23上放置至少一芯片24,并使所述芯片24利用数个导线25电性连接所述内引脚部232。接着,利用转移模塑成形(transfer-molding)方式进行封胶程序。此时,本发明较佳实施例的导线架条2是夹置在一组模具4之间,所述模具4是由数个模块所组成,例如由二个或三个模块所组成,但并不限于此。所述模具4共同形成一料穴40、一上流道部41、数个垂直浇口42、四个侧浇口43、四个模穴区44及一活塞45,其中所述上流道部41是由数个第一分流点D向下连接所述数个垂直浇口42,每一所述垂直浇口42是由一个第二分流点E水平放射状连接四个所述侧浇口43。所述垂直浇口42的延伸方向是垂直于所述导线架条2及上流道部41的水平方向。所述热熔的封装胶材3放置在所述料穴40中,并利用所述活塞45将所述封装胶材3压入所述上流道部41内。在本发明中,所述模具4的上流道部41对应悬空延伸于所述连结支架22及/或所述数个导线架单元23的上方;所述第一分流点D、垂直浇口42及第二分流点E在垂直方向上对应于所述导线架条2的分流点预留区B;所述侧浇口43对应于所述导线架条2的侧浇口预留区C;所述模穴区44对应于所述导线架单元23。再者,所述侧浇口43连接于所述导线架单元23最接近所述中央区域的一角位置(未标示)处,每一所述第二分流点E是以1∶4的比例垂直连接四个所述侧浇口43,再由每一所述侧浇口43分别连接一个所述导线架单元23,由于所述上流道部41对应悬空延伸于所述连结支架22及/或所述导线架单元23上方而没有直接形成在所述导线架条2的表面上,因此所述导线架条2可省略设置现有流道支架12(如图1A所示),仅需设置简单而不占空间的所述连结支架22,因而能相对增加所述导线架单元23的布局数量及提升所述导线架条2的空间利用率。
请参照图2B及2C所示,在完成封胶后及移除所述模具4前,本发明较佳实施例的封装胶材3将固化形成至少一上流道胶条31、数个垂直浇口胶条32、数个侧浇口胶条33及数个封装胶体34。在移除所述模具4时,所述上流道胶条31及垂直浇口胶条32可同时与各所述第二分流点E分离,其有利于提高所述导线架条2的去胶(dejunk)便利性。在所述垂直浇口胶条32与所述第二分流点E分离后,则于所述第二分流点E的上表面残留有一垂直浇口接点(未标示),其是在移除该垂直浇口胶条32时所残留的不规则断裂面构造。因此,如图2C所示,本发明较佳实施例的导线架条2的封胶结构是包含一导线架条2及一封装胶材3。所述导线架条2包含所述数个导线架单元23。所述封装胶材3包含至少一上流道胶条31、数个垂直浇口胶条32、数个侧浇口胶条33及数个封装胶体34。每一所述第二分流点E侧向连接四个所述侧浇口胶条33,每一所述侧浇口胶条33连接所述第二分流点E及一个所述封装胶体34。每一所述封装胶体34分别包覆每一所述导线架单元23。所述侧浇口胶条33形成在所述导线架单元23的封装胶体34最接近所述中央区域的一角位置(未标示)附近。每一所述封装胶体34分别包覆每一所述导线架单元23的芯片承座231、内引脚232、芯片24及导线25。再者,所述垂直浇口胶条32可与每一所述第二分流点E轻易分离,其有利于提高所述导线架条2的去胶(dejunk)便利性。在制备所述导线架条2的封胶结构后,本发明可进一步进行去胶/去纬(dejunk/trim)等程序,如此即可制得数个半导体封装构造的产品(未绘示)。
如上所述,相较于图1A至1C的现有导线架条1的流道分支模块100具有所述流道支架12与导线架单元13呈1∶1的排列比例设计,造成在所述导线架条1上仅能在有限空间形成有限数量的所述导线架单元13等缺点,图2A至2C的本发明的导线架条2利用所述至少一上流道部41连结所述数个垂直浇口42,每一所述垂直浇口42通过所述第二分流点E及四个侧浇口43分别对四个所述导线架单元23进行封胶,分别形成一个所述封装胶体34,所述上流道部41及垂直浇口42位于所述导线架条2上方,不会占用所述导线架条2的空间,只需在每四个导线架单元23之间预留所述分流点预留区B及侧浇口预留区C即可,因而可以省略设置现有流道支架12,仅需设置简单而不占空间的所述连结支架22。例如,在78x250mm的相同尺寸下,现有导线架条1上最多仅能设置5x14个所述导线架单元13,但本发明的导线架条2上最多则能设置5x20个所述导线架单元23。因此,本发明确实能相对增加所述导线架单元23的布局数量,进而有效提升所述导线架条2的空间利用率,大幅增加封胶程序的单位时间产出量(UPH)大约42.9%或更多,并可相对降低半导体封装构造的平均封胶成本。
本发明已由上述相关实施例加以描述,然而上述实施例仅为实施本发明的范例。必需指出的是,已公开的实施例并未限制本发明的范围。相反地,包含于权利要求书的精神及范围的修改及均等设置均包括于本发明的范围内。

Claims (10)

1.一种导线架条,其特征在于:所述导线架条包含:
至少一流道分支模块,每一所述流道分支模块具有:
四个导线架单元,呈矩阵状相互邻接排列;
一个分流点预留区,位于所述四个导线架单元所围绕之一中央区域;
四个侧浇口预留区,位于所述四个导线架单元所围绕之中央区域,每一所述侧浇口预留区连接所述分流点预留区及每一所述导线架单元最接近所述中央区域的一角位置。
2.如权利要求1所述的导线架条,其特征在于:所述导线架单元选自具四排引脚的导线架单元。
3.一种导线架条的封胶方法,其特征在于:所述封胶方法包含:
提供一导线架条,其包含数个导线架单元;
使一热熔的封装胶材沿一上流道部流动,所述上流道部延伸在所述导线架条上方;
使所述上流道部的封装胶材通过数个第一分流点分别向下流入一垂直浇口;
使所述垂直浇口内的封装胶材通过一第二分流点分别注入四个侧浇口;及使每一所述侧浇口内的封装胶材分别注入每一所述导线架单元内,以分别形成一封装胶体。
4.如权利要求3所述的导线架条的封胶方法,其特征在于:在提供所述导线架条的步骤后,另包含:分别在每一所述导线架单元上放置至少一芯片,并使所述芯片电性连接所述导线架单元。
5.如权利要求3所述的导线架条的封胶方法,其特征在于:所述第二分流点及所述四个侧浇口位于四个所述导线架单元所围绕之一中央区域。
6.如权利要求3所述的导线架条的封胶方法,其特征在于:所述上流道部、垂直浇口及侧浇口形成在一组模具上。
7.一种导线架条的封胶构造,其特征在于:所述封胶构造包含:
一导线架条,包含数个导线架单元;及
一封装胶材,包含至少一分流点、数个侧浇口胶条及数个封装胶体;
其中所述分流点侧向连接四个所述侧浇口胶条,每一所述侧浇口胶条连接所述分流点及一个所述封装胶体,所述封装胶体分别包覆每一所述导线架单元。
8.如权利要求7所述的导线架条的封胶构造,其特征在于:所述分流点及所述四个侧浇口胶条位于四个所述导线架单元所围绕之一中央区域。
9.如权利要求7所述的导线架条的封胶构造,其特征在于:所述分流点的上表面残留有一垂直浇口接点。
10.如权利要求7所述的导线架条的封胶构造,其特征在于:所述导线架单元选自具四排引脚的导线架单元。
CN2009100028928A 2009-01-22 2009-01-22 导线架条及其封胶方法与封胶结构 Active CN101483167B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2009100028928A CN101483167B (zh) 2009-01-22 2009-01-22 导线架条及其封胶方法与封胶结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2009100028928A CN101483167B (zh) 2009-01-22 2009-01-22 导线架条及其封胶方法与封胶结构

Publications (2)

Publication Number Publication Date
CN101483167A CN101483167A (zh) 2009-07-15
CN101483167B true CN101483167B (zh) 2011-03-30

Family

ID=40880204

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2009100028928A Active CN101483167B (zh) 2009-01-22 2009-01-22 导线架条及其封胶方法与封胶结构

Country Status (1)

Country Link
CN (1) CN101483167B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102054716B (zh) * 2010-10-26 2013-03-27 日月光封装测试(上海)有限公司 导线架条的封胶方法与封胶结构
CN105161479B (zh) * 2015-08-24 2018-09-18 日月光封装测试(上海)有限公司 导线框架条及使用该导线框架条的半导体封装方法

Also Published As

Publication number Publication date
CN101483167A (zh) 2009-07-15

Similar Documents

Publication Publication Date Title
CN103824834B (zh) 一种具有改进型封装结构的半导体器件及其制造方法
CN101477973B (zh) 导线架条及其封胶方法与封胶构造
JP5479247B2 (ja) 半導体装置の製造方法
US6469369B1 (en) Leadframe having a mold inflow groove and method for making
CN101800211B (zh) 半导体装置
WO2006090304A1 (en) An integrated circuit package device with improved bond pad connections, a leadframe and an electronic device
CN102054716B (zh) 导线架条的封胶方法与封胶结构
CN101483167B (zh) 导线架条及其封胶方法与封胶结构
CN101894822B (zh) 半导体封装用导线架条构造
CN202003988U (zh) 四方扁平无外引脚封装构造及其导线架条
CN101477974B (zh) 导线架条的封胶方法与具有导线架的半导体封装构造
CN104183507B (zh) 制造半导体器件的方法
KR100923869B1 (ko) 몰딩후 연결단자가 분리되는 반도체 패키지 제조방법 및이에 의한 반도체 패키지
CN101866867B (zh) 无外引脚半导体封装构造的导线架制造方法
CN103021892B (zh) 无外引脚半导体封装构造及其制造方法与导线架条
CN203733785U (zh) 一种具有改进型封装结构的半导体器件
US10128130B2 (en) Method for manufacturing a semiconductor device
TWI419288B (zh) 導線架條及其封膠方法與具有導線架之半導體封裝構造
TWI382511B (zh) 導線架條及其封膠方法與封膠構造
CN103021879A (zh) 无外引脚半导体封装构造及其制造方法与导线架条
CN207690790U (zh) 一种用于qfn封装的引线框架
CN201829483U (zh) 倒装薄的四边无引线封装的引线框及其封装结构
CN203260571U (zh) 无外引脚半导体封装构造及导线架条
CN203242616U (zh) 无外引脚半导体封装构造的导线架条
CN107146777A (zh) 一种免切割封装结构及其制造工艺

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant