CN101482893A - 半导体装置制造方法、制造程序及制造*** - Google Patents

半导体装置制造方法、制造程序及制造*** Download PDF

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Abstract

本发明公开了半导体装置制造方法、制造程序以及制造***，该半导体装置制造方法包括以下步骤：计算电容、阻抗以及电容变化和阻抗变化，作为在预定范围内改变半导体集成电路的物理布局的结果而生成的量；将半导体集成电路的物理布局划分为各功能组件，并在功能组件单元中对物理布局进行分析；根据所计算出来的电容、所计算出来的阻抗以及所计算出来的电容变化和阻抗变化，并根据为各个功能组件的元件部和布线部设置的延迟表，计算各个功能组件的信号延迟；以及基于所计算出来的各个功能组件的信号延迟并基于对物理布局进行分析的结果，得出构成半导体集成电路的全部功能组件的信号延迟。本发明能够在保持所需精度的同时提高布局设计工作的效率。

Description

半导体装置制造方法、制造程序及制造***
相关申请的交叉参考
本发明包含与2008年1月10日向日本专利局提交的日本专利申请JP 2008-002806相关的主题，在此将该日本专利申请的全部内容并入本文作为参考。
技术领域
本发明涉及用于通过从用作半导体装置的半导体集成电路中的信号延迟裕度得出的制造公差量来制造半导体装置的半导体装置制造方法，用于依照上述半导体装置制造方法来制造半导体装置的半导体装置制造程序以及用于执行上述半导体装置制造程序的半导体装置制造***。
背景技术
近年来，随着半导体集成电路的小型化，集成电路的物理布局也变得复杂了。因而，布局中的线宽变化会增加对半导体集成电路中信号传输时序的影响的复杂性。与随着装置的不同(例如随着晶体管的不同)而发生的布局中的线宽变化相关的问题，包括由随着装置的不同而发生的线宽变化所引起的问题。
在晶体管的情况下，随着装置的不同(即随着晶体管的不同)而发生的线宽变化直接导致了晶体管的速度也随着装置的不同而改变。因此，为了解决这个问题，已经研究出了一种在不影响晶体管速度的情况下修改晶体管的线宽(除了关键路径的宽度)的技术。
另外，即使已经开发出了一种能解决由随着晶体管的不同而发生的线宽变化所引起的问题的方法，但是增大了由信号沿半导体集成电路中的布线的传输所引起的延迟与整个电路中的信号延迟的比值。因而，今后必须研究出一种能解决由于信号沿半导体集成电路中的布线的传输所引起的延迟而导致的问题的方法。
日本专利申请公开公报No.平成9-198419公开了一种用于从布局中得出有效布线电容的技术。根据日本专利申请公开公报No.平成9-198419中所提出的技术，计算出了布线长度的概率分布，并从单位长度的电容中得出了布线电容的概率分布。然后，加上功能组件的输入/输出端的电容分布，从而给出延迟时间的概率分布。根据延迟时间的概率分布，使不符合规格的各个概率与预定值相比较，从而得出布线电容。
此外，日本专利申请公开公报No.2001-265826提出了电路仿真技术，用于形成一种考虑了随着制造过程的不同而变化(包括对象布线和该对象布线周围的各布线的变化)的布线结构，计算布线电容并利用该布线电容进行高精度的延迟分析，并且该专利申请还提出了一种用于执行上述电路仿真技术的装置。
另外，日本专利申请公开公报No.2001-230323提出了一种技术，用于利用布线间隔与最后布线宽度之间的关联数据而得出对象布局的最后布线宽度和长度，从而计算出布线电容。
如上所述，已经提出了通过使用统计方法和/或仿真方法并基于有效布局来估算布线电容，从而估算电路延迟的技术。然而，并没有构想出用于将延迟裕度与布局裕度关联起来的技术。因此，从电路特性的观点来看，未确定布局的管理范围，并因而难以在保持所需精度的同时提高布局设计处理的效率。
发明内容
为了解决上述问题，根据本发明的实施例，提供了一种用于制造半导体装置的半导体装置制造方法。该半导体装置制造方法包括以下步骤：计算电容、阻抗以及电容变化和阻抗变化，作为在预定范围内改变半导体集成电路的物理布局的结果而生成的量；将所述半导体集成电路的物理布局划分为功能组件，并在所述功能组件单元中对所述物理布局进行分析；根据所计算出来的电容、所计算出来的阻抗以及所计算出来的电容变化和阻抗变化，并根据为各个所述功能组件的元件部和布线部而设置的延迟表，计算各个所述功能组件的信号延迟；基于所计算出来的各个所述功能组件的信号延迟并基于对所述物理布局进行分析的结果，得出构成所述半导体集成电路的全部所述功能组件的信号延迟；计算所述信号延迟的平均值和各种类型的所述功能组件的信号延迟的平均值；以及计算各种类型的所述功能组件的信号延迟的平均值与全部所述功能组件的信号延迟的平均值之间的平均值差值。
此外，所述半导体装置制造方法还可以包括以下步骤：根据所述平均值差值、所述物理布局的变化宽度以及所述电容变化宽度和阻抗变化宽度之间的关系，得出各个所述功能组件的布线宽度的管理值。
另外，所述半导体装置制造方法还可以包括以下步骤：基于所述管理值，修改所述物理布局的布线宽度；以及通过对具有所述修改了的布线宽度的所述物理布局进行光学邻近修正和光学邻近修正验证，生成掩模数据。
此外，所述半导体装置制造方法还是这样的半导体装置制造方法，其基于所述管理值，设定所述光学邻近修正的管理宽度，以便使所述光学邻近修正收敛为在所设定的管理宽度的范围内的量。
如上所述，根据本实施例，进行一处理过程从而将半导体集成电路的物理布局划分为各功能组件，并定义各个功能组件的信号延迟变化。因而，对于用于连接各功能组件的各个网络，能够根据信号延迟、物理布局的变化宽度以及电容和阻抗之间的关系而得出布线宽度的管理值。
上述管理值是对所述物理布局进行所述光学邻近修正情况下的变化宽度，或者是所述半导体集成电路的设计上的变化宽度。所述预定范围是由所述半导体集成电路的制造过程中的尺寸变化而引起的变化范围。前述延迟表包括构成所述功能组件的各元件的信号延迟的倾斜度和各布线的信号延迟中的常数。对物理布局的所述分析是对以下物理量进行的分析：构成所述物理布局的所述功能组件的类型、各种类型的所述功能组件的数量、构成各个所述功能组件的各元件的类型、各种类型的所述元件的数量、各个所述元件内的布线长度分布和各所述元件之间的布线长度分布、各个所述元件内的布线宽度分布和各所述元件之间的布线宽度分布。
此外，所述半导体装置制造方法还可以包括如下用于形成所述半导体集成电路的步骤：基于所述管理宽度，通过进行光学邻近修正来生成掩模数据；然后，利用所述掩模数据，进行光刻曝光装置中的光刻曝光过程、显影过程和蚀刻过程。
另外，根据本发明的另一个实施例，提供了一种用于制造半导体装置的半导体装置制造程序。所述半导体装置制造程序是由计算机执行的程序，其包括以下步骤：计算电容、阻抗以及电容变化和阻抗变化，作为在预定范围内改变半导体集成电路的物理布局的结果而生成的量；将所述半导体集成电路的物理布局划分为功能组件，并在所述功能组件单元中对所述物理布局进行分析；根据所计算出来的电容、所计算出来的阻抗以及所计算出来的电容变化和阻抗变化，并根据为各个所述功能组件的元件部和布线部而设置的延迟表，计算各个所述功能组件的信号延迟；基于所计算出来的各个所述功能组件的信号延迟，并基于对所述物理布局进行分析的结果，得出构成所述半导体集成电路的全部所述功能组件的信号延迟；计算所述信号延迟的平均值和各种类型的所述功能组件的信号延迟的平均值；以及计算各种类型的所述功能组件的信号延迟的平均值与全部所述功能组件的信号延迟的平均值之间的平均值差值。
如上所述，根据本实施例，进行一处理过程从而将半导体集成电路的物理布局划分为各功能组件，并定义各个功能组件的信号延迟变化。因而，对于用于连接各功能组件的各个网络，能够根据信号延迟、物理布局的变化宽度以及电容和阻抗之间的关系，得出布线宽度的管理值。
另外，根据本发明的另一个实施例，提供了一种用于制造半导体装置的半导体装置制造***。所述半导体装置制造***使用用于执行包括以下步骤的程序的计算机：计算电容、阻抗以及电容变化和阻抗变化，作为在预定范围内改变半导体集成电路的物理布局的结果而生成的量；将所述半导体集成电路的物理布局划分为功能组件，并在所述功能组件单元中对所述物理布局进行分析；根据所计算出来的电容、所计算出来的阻抗以及所计算出来的电容变化和阻抗变化，并根据为各个所述功能组件的元件部和布线部而设置的延迟表，计算各个所述功能组件的信号延迟；基于所计算出来的各个所述功能组件的信号延迟，并基于对所述物理布局进行分析的结果，得出构成所述半导体集成电路的全部所述功能组件的信号延迟；计算所述信号延迟的平均值和各种类型的所述功能组件的信号延迟的平均值；以及计算各种类型的所述功能组件的信号延迟的平均值与全部所述功能组件的信号延迟的平均值之间的平均值差值。
如上所述，根据本实施例，进行一处理过程从而将半导体集成电路的物理布局划分为各功能组件，并定义各个功能组件的信号延迟变化。因而，对于用于连接各功能组件的各个网络，能够根据信号延迟、物理布局的变化宽度以及电容和阻抗之间的关系而得出布线宽度的管理值。
在本发明各实施例所提供的半导体装置制造方法、半导体装置制造程序和半导体装置制造***中，功能组件是具有依照预先在电路中设定的逻辑而针对输入信号产生输出信号的功能的基本电路。功能组件的示例包括：加法器、与门(AND gate)、与或非门(AND-NOR gate)、与或门(AND-OR gate)、与或与非门(AND-OR-NAND gate)、运算处理电路、平衡缓冲器、总线驱动器、延迟电路、异或非门(EX-NOR gate)、反相器、时钟使能器(clock enabler)、异或门(EX-OR gate)、反相器与非门(INV-NAND gate)、反相器或非门(INV-NOR gate)、锁存电路、或非门(NOR gate)、或门(OR gate)、或与门(OR-AND gate)、或与或非门(OR-AND-NOR gate)、或与非门(OR-NAND gate)、其它电路、选择器和触发器(Flip-Flop，FF)。
根据各实施例，从电路特性的观点来看，能够确定布局的管理宽度。因此，可以集中管理需要严格管理的布局，并放松对具有裕度的各位置的管理宽度。结果，能够在保持所需精度的同时提高布局设计工作的效率。
附图说明
从以下参照附图给出的对优选实施例的说明中，将会清楚地获知本发明的这些及其它改进和特征。在附图中：
图1A和图1B分别是说明了阶段延迟的模型图；
图2A～图2C是分别示出了典型功能组件的视图；
图3是矩阵形式的表格，示出了整个电路平均值与各个代表性功能组件的信号延迟的平均值之间的差值；
图4是示出了各个代表性功能组件的布线延迟表的说明性视图；
图5是示出了由功能组件构成的典型路径的视图；
图6示出了用于表示布线宽度与由该布线的电容和阻抗决定的阶段延迟之间的依赖关系的曲线；
图7示出了用于说明本发明第一实施例所进行的处理过程的流程图；
图8示出了用于说明本发明第二实施例所进行的处理过程的流程图；
图9示出了用于说明本发明第三实施例所进行的处理过程的流程图；以及
图10示出了用于说明计算延迟裕度的处理过程的流程图。
具体实施方式
下面参照附图说明本发明的优选实施例。
处理过程概述
本发明提供一种半导体装置制造方法，在该方法中，作为半导体集成电路设计辅助的一部分，通过高度准确地得出半导体集成电路中的信号延迟裕度，并通过根据该信号延迟裕度得出制造公差，能够迅速制造出作为具有落入电气特性制造公差范围内的电气特性的制造对象的半导体集成电路。
为了实现本发明的上述目的，提供这样一种半导体装置制造方法，该半导体装置制造方法的主要处理过程包括：
(a)计算电容和阻抗，作为在预定范围内改变用作制造对象的半导体集成电路的物理布局的结果而生成的量；
(b)将半导体集成电路的物理布局划分为各功能组件，并在上述各功能组件单元中对物理布局进行分析；
(c)根据所计算出来的电容和所计算出来的阻抗，并根据为各个功能组件的元件部和布线部而设置的延迟表，计算各个功能组件的信号延迟；
(d)基于所计算出来的各个功能组件的信号延迟，并基于对物理布局进行分析的结果，得出构成半导体集成电路的全部功能组件的信号延迟的平均值和各种类型的功能组件的信号延迟的平均值；以及
(e)计算延迟裕度，该延迟裕度是各种类型的功能组件的信号延迟的平均值与全部功能组件的信号延迟的平均值之间的平均值差值。
此外，该半导体装置制造方法还可以包括以下步骤：利用在上述过程之一中计算出来的延迟裕度，根据平均值差值、物理布局的变化宽度以及电容变化宽度和阻抗变化宽度之间的关系，得出各个功能组件的布线宽度的管理值。
更具体地说，在上述过程(a)中，当在预定范围内改变用作制造对象的半导体集成电路的物理布局时，进行所谓的RC提取过程，从而计算出寄生电容和寄生阻抗。前述预定范围是由半导体装置制造过程中的尺寸变化而引起的变化范围。如果有必要，则使用由设计工程师设定的变化范围。
此外，在上述过程(b)中，将半导体集成电路的物理布局划分为各功能组件，并在上述各功能组件单元中对物理布局进行分析。功能组件是具有依照预先在电路中设定的逻辑而针对输入信号产生输出信号的功能的基本电路。功能组件的示例包括：加法器、与门、与或非门、与或门、与或与非门、运算处理电路、平衡缓冲器、总线驱动器、延迟电路、异或非门、反相器、时钟使能器、异或门、反相器与非门、反相器或非门、锁存电路、或非门、或门、或与门、或与或非门、或与非门、其它电路、选择器和FF(触发器)。需要说明的是，上面列出的示例仅作为典型示例。也就是说，还可以存在用作除了普通示例以外的功能组件的基本电路。
对物理布局的预定分析是用于确定各功能组件的类型而对构成物理布局的各功能组件的类型进行的分析，也是对以下物理量进行的分析：各种类型的功能组件的数量、构成各个功能组件的元件的类型、各种类型的元件的数量、各个元件内的布线长度分布和各元件之间的布线长度分布、各个元件内的布线宽度分布和各元件之间的布线宽度分布。
此外，在上述过程(c)中，准备好要对某一产品的延迟进行计算的该产品的转变-负载(slew-load)表格，并且利用诸如布线配置工具等仿真器来计算出已进行了分析的功能组件中的电路延迟。在该延迟计算中，在功能组件单元中对过去在模块单元(cell unit)中计算出来的电路延迟和布线延迟进行计算。在功能组件单元中进行计算的延迟是由构成功能组件的各元件引起的延迟和由各布线引起的延迟。
另外，进行上述过程(d)，从而基于所计算出来的各个功能组件的信号延迟并基于对物理布局进行分析的结果，得出构成半导体集成电路的全部功能组件的信号延迟的平均值以及各种类型的功能组件的信号延迟的平均值。
此外，进行上述过程(e)，通过对先前计算出来的各种类型的功能组件的信号延迟的平均值和先前计算出来的全部功能组件的信号延迟的平均值进行比较来计算延迟裕度，该延迟裕度是各种类型的功能组件的信号延迟的平均值与全部功能组件的信号延迟的平均值之间的平均值差值。
在上述过程中，将半导体集成电路的物理布局划分为各功能组件，并且定义各个功能组件的信号延迟的变化。因而，对于用于连接各功能组件的各个网络，能够根据信号延迟变化、物理布局的变化布线宽度以及电容和阻抗之间的关系，得出布线宽度的管理值。
第一实施例
首先说明普通电路的阶段延迟。根据单元(CELL)延迟和布线(WIRE)延迟得出阶段延迟。单元是其中形成有规定电路的区域。在本实施例中，在单元中形成的电路结构大于在功能组件中形成的电路结构。
通常，电路的阶段延迟T用如下的方程(1)来表示。
T＝Ron(Cw+Cg)+Rw(Cw+Cg)         (1)
方程(1)右侧表达式的第一项表示单元延迟，方程(1)右侧表达式的第二项表示布线延迟。第一项Ron(Cw+Cg)对应于作为单元延迟表由图1A的模型图所示的表格中的转变和负载。另一方面，第二项Rw(Cw+Cg)对应于作为布线延迟表由图1B的模型图所示的表格中的转变和负载。
图1A和图1B分别是用于说明阶段延迟的模型图。更具体地说，图1A是用于说明单元延迟表的模型图，而图1B是用于说明布线延迟表的模型图。布线延迟表通常是存储在布线配置***内部的常数。因而，如果电路的布线RC(阻抗和电容)已知，则可以计算布线延迟。因此，如果确定了电路，则可以估算阶段延迟。
在本实施例中，将电容和阻抗输入给延迟计算***然后该***对延迟进行计算。用于估算延迟的电路规模采用与分别示出了典型功能组件的图2A～图2C所示的功能组件单元相同的功能组件单元。更具体地说，图2A是示出了用作缓冲器的典型功能组件的视图，而图2B是示出了用作与非门的典型功能组件的视图。图2C是示出了用作FF(触发器)的典型功能组件的视图。然而，需要说明的是，还可以使用除了这些示例以外的功能组件。
通常，特别是诸如随机逻辑电路等产品是很复杂的。因此，只使用一个模型电路会很难估算全部产品的延迟。在本实施例中，如果用于解决问题的功能组件是最小单元，则应当注意，所述功能组件对全部电路是共用的。也就是说，如果一个功能组件或者包括将两个功能组件连接起来的布线的功能组件是一个单元，则可将该单元用于任何电路。因此，为了获得与功能组件单元中的延迟相关的信息，可以通过对电路的各功能组件单元进行组合来表示普通电路。
可以通过估算和形成有代表性功能组件来确定最小功能组件单元。假设将电路作为制造对象。在这种情况下，最小功能组件单元可以通过分析在电路的物理布局中所使用的功能组件来确定。另外，假设对在电路的物理布局中所使用的功能组件进行了分析，在这种情况下，该分析的结果给出了构成物理布局的各功能组件的类型、各种类型的功能组件的数量、构成各个功能组件的元件的类型、各种类型的元件的数量、各个元件内的布线长度分布和各元件之间的布线长度分布、各个元件内的布线宽度分布和各元件之间的布线宽度分布。
把在功能组件单元中计算出来的各值中的一个值作为与延迟相关的值，该值是构成电路的全部功能组件的信号延迟的平均值与各种类型的功能组件的信号延迟的平均值之间的差值。在本发明的说明书中，构成电路的全部功能组件的信号延迟的平均值被称为整个电路平均值。也就是说，通过执行以下步骤来实现半导体装置制造方法：
(i)得出整个电路平均值与各种类型的功能组件的信号延迟的平均值之间的差值；
(ii)基于上述差值，得出各个网络(即利用布线使两个功能组件相互连接的各个单元)的信号延迟；以及
(iii)得出布线布局的公差变化宽度。
图3是示出了步骤(i)的执行结果的视图，在步骤(i)中，得出了整个电路平均值与各种类型的功能组件的信号延迟的平均值之间的差值。详细地说，图3是一个矩阵形式的表格，该表格示出了各个代表性功能组件的信号延迟的平均值，以及在利用布线使两个功能组件相互连接的网络情况下与延迟的整个电路平均值的差值。在该表格中使用的参考符号A～K分别表示以下代表性功能组件：与门、缓冲器、延迟电路、FF(触发器)、INV(inverter，反相器)、锁存电路、与非门、或非门、或门、选择器和平衡缓冲器。更详细而言，在最左列及最顶行上的值是用代表性功能组件之一表示的各种功能组件类型的信号延迟的平均值。另一方面，除了最左列及最顶行上的平均值之外的各个矩阵元素是与各延迟的整个电路平均值的差值，所述各延迟包括沿如下布线的延迟，该布线使作为与矩阵元素所对应的差值相关联的功能组件且在最左列上示出的代表性功能组件和作为与矩阵元素所对应的差值相关联的功能组件且在最顶行上示出的代表性功能组件连接起来。各个差值也被称为延迟裕度。用ps(皮秒，pico second)单位来表示矩阵中示出的各个值。延迟裕度用于信号延迟的安全裕度的计算。
图4是一个矩阵形式的表格，该表格示出了在假设了图3的表格所示的延迟裕度、各个布线的转变和负载以及10μm～1mm范围内的布线长度的情况下计算出来的布线延迟。图4的表格所示的各个布线延迟是对于在10μm～1mm范围内的100μm的布线长度的布线延迟。与图3的表格很类似，在图4的表格中使用的参考符号A～K分别表示以下代表性功能组件：与门、缓冲器、延迟电路、FF(触发器)、INV(反相器)、锁存电路、与非门、或非门、或门、选择器和平衡缓冲器。此外，在最左列及最顶行上的值是用代表性功能组件之一表示的各种功能组件类型的信号延迟的平均值。另一方面，除了最左列和最顶行上的平均值之外的各个矩阵元素是在以下情况下计算出来的布线延迟，该情况即为，作为与该矩阵元素的布线延迟相关联的功能组件且在最左列上示出的代表性功能组件和作为与该矩阵元素的布线延迟相关联的功能组件且在最顶行上示出的代表性功能组件相连接。
接着，对于以此种方式获得延迟裕度，进行安全裕度的计算。安全裕度是表示可以在处理过程中设置的裕度程度的量。
通常，通过按照例如图10所示的流程图所代表的方案进行处理，来计算出延迟裕度。该流程从步骤S401开始，在该步骤中，将布局信息D1001和电路连接信息D1002供应到用于将布局信息D1001和电路连接信息D1002相互比较的工具中。该工具是用于检查并比较各条输入信息的工具。如果信息检查和信息比较过程的结果表明没有错误，则处理流程继续进行至步骤S402，在该步骤中，进行RC提取过程。将作为RC提取过程的结果而获得的布线RC(阻抗和电容)追加到电路连接信息D1002中，从而生成包括布线RC的电路连接信息D1003。
然后，在下一个步骤S403中，根据包括布线RC的电路连接信息D1003和单元晶体管模型信息D1004计算出正在处理的电路的信号延迟和该电路的延迟裕度，从而生成延迟和裕度信息D1005。在计算延迟裕度的过程中，上述工具对正在处理的电路的信号延迟和根据稍后说明的关系式(2)～(9)中的一个关系式计算出来的结果进行比较。
在本实施例中，作为用于分析信号延迟的技术，进行各个建立分析(setup analysis)和保持分析(hold analysis)，从而确定在处理过程中可以提供给功能组件的作为从延迟观点来看的裕度的裕度程度。最后，计算出该裕度程度作为布局的管理值(或者管理宽度)。
供应到寄存器的数据引脚的数据信号的建立时间是在由寄存器接收的时钟信号的到达边(或者近边)之前紧挨着的时间。在建立时间期间，为了使数据信号作为正确的数据信号而被寄存器接收，数据信号必须是已经稳定的。此外，下面给出的关系式(2)对建立时间进行了限制。
CLK+period-data≥setup           (2)
可以将关系式(2)改写为如下的关系式(3)：
CLK+period-data-setup≥0         (3)
在上述关系式中，参考符号CLK、period、data和setup分别表示时钟信号的传输时间、周期时间、数据信号沿数据路径的传输时间以及建立时间。
另一方面，供应到寄存器的数据引脚的数据信号的保持时间是在由寄存器接收的时钟信号的到达边(或者近边)之后紧挨着的时间。在保持时间期间，为了让数据信号作为正确的数据信号而被寄存器接收，数据信号必须仍然保持为稳定。此外，下面给出的关系式(4)对保持时间进行了限制。
data-CLK≥hold                   (4)
可以将关系式(4)改写为如下的关系式(5)：
data-CLK-hold≥0                 (5)
在上述关系式中，参考符号CLK、data和hold分别表示时钟信号的传输时间、数据信号沿数据总线的传输时间以及保持时间。
另外，考虑到时钟信号的传输时间(CLK)和数据信号的传输时间(data)都包括裕度，可以通过确认以下关系式保持成立来检查建立时间：
margin2(clock cell+clock net)+period>margin l(data cell+data net)+setup                                                          (6)
另一方面，可以通过判定以下关系式保持成立来检查保持时间：
margin1(data cell+data net)>margin2(clock cell+clock net)+hold   (7)
在上述关系式中，参考符号margin()表示作为放入括号()中的自变量的函数的裕度。
通过比较预定裕度和由上述关系式中的式子所表示的裕度，就能够在电路的估算裕度过程中检验出制造安全裕度。也就是说，能够通过比较由以下式子预先确定的保持裕度(hold_margin)和延迟裕度(delay_margin)，来检验功能组件中的路径的安全裕度：
hold_margin/100>(data(min)-hold(max))/CLK(max)-1                  (8)
delay_margin/100<-period/(CLK(min)-data(max)-setup(max))-1        (9)
在本实施例中，根据图3所示的表格，检验功能组件的信号延迟。另一方面，RC提取过程给出了用于计算沿各功能组件之间的布线的布线延迟的电容和阻抗。然后根据该布线延迟计算出阶段延迟。需要说明的是，在产品被确定的时间点上，分析该产品的布局并检验各功能组件之间的布线长度的频度。然后，将具有最高频度的布线长度作为布线长度，并得出该布线长度的布线延迟。如果有必要调节布线长度，则将相对于具有最高频度的布线长度的偏移量添加到当前布线长度中或者从当前布线长度中减去，从而给出后调节布线长度。此外，在本实施例中，通过参考依据关系式(8)和(9)的表格数值来检查安全裕度。因此，不区分用下标max和min表示的量。
在本实施例中，依据如下的分别在先前给出的关系式(2)和(4)来检查建立时间和保持时间：
CLK+period-data≥setup  (2)
data-CLK≥hold          (4)
例如图5所示，在由分别用作缓冲器和触发器FF的功能组件D和B构成的路径的情况下，将数据信号传输时间data和时钟信号传输时间CLK定义如下：
data＝布线延迟+触发器延迟+布线延迟+缓冲器延迟+布线延迟                               (10)
CLK＝布线延迟+缓冲器延迟+布线延迟  (11)
如果使用与图3所示表格的D-B(触发器-缓冲器)的矩阵元素对应的值，则下面的各量具有如下的值：CLK＝137.5[ps]，period＝500[ps]，data＝27.5[ps]，setup＝30[ps]，hold＝0[ps]，且缓冲器延迟＝26.5[ps]。因此，可以依据关系式(2)和(4)来检验建立时间和保持时间。
需要说明的是，如上所述，通过使用包括布线的电容和阻抗的布线RC值以及构成功能组件的电路的最高频度布线长度，来计算布线的布线延迟。如果半导体集成电路的连接信息对于通过采用用于计算布线延迟的上述技术进行的处理而言是可获得的，则可以得出沿路径的延迟的安全裕度。
作为由功能组件A、B、B、F和G构成的路径的裕度的计算结果，得出安全裕度为15％。也就是说，关系式(2)和(4)保持成立。更具体地说，关系式(2)的式子(CLK+period-data setup)的值比建立时间大15％，而关系式(4)的式子(data-CLK)的值比保持时间大12％。因此，将12％的较小安全裕度作为安全裕度的计算结果。
接着，在构成该路径的功能组件A、B、B、F和G中，分配所计算出来的安全裕度。根据用于在功能组件A、B、B、F和G中分配安全裕度的技术，将各安全裕度部分分配到功能组件A、B、B、F和G中，并使得分配到功能组件A、B、B、F和G中的各安全裕度部分与作为分配给功能组件A、B、B、F和G的值且在图3的表格中示出的值成比例。图3是示出了对于A～K类型的功能组件，与整个电路平均值的差值的表格。得出的是，功能组件A、B、B、F和G的阶段延迟裕度的比值为1:1.1:1.1:1.3:1.5。因此，根据12％的安全裕度得出，分配在功能组件A、B、B、F和G中的净安全裕度部分分别为2％、2.2％、2.2％、2.6％和3％。即使已经根据阶段延迟裕度计算出了各安全裕度部分，但由于元件延迟未改变，因此可以通过使各元件相互连接的布线来消耗各安全裕度部分。
此外，预先独立地检验布线宽度与延迟之间的关系以及布线长度与延迟之间的关系。也就是说，基于产品的装置截面结构来假设布线模型结构，并检验当该布线模型结构的布线宽度和布线长度改变时所产生的阶段延迟变化。
图6示出了代表布线宽度与阶段延迟之间的依赖关系的曲线，该阶段延迟由在本实施例中使用的装置中的布线的电容和阻抗确定。该视图的纵轴表示布线模型结构中的阶段延迟，而横轴表示布线宽度。如图6所示，阶段延迟随布线宽度线性改变。如果改变了布线长度，则表示布线宽度与阶段延迟之间关系的曲线的倾斜度也改变。也就是说，图6中的这些曲线被画为具有代表不同布线长度的不同倾斜度的线。通过使用这些关系，可以得到各个布线长度的用％表示的安全裕度(或者前述的差值)的布线宽度管理值。
这样，计算出使各功能组件相互连接的各个网络的安全裕度，作为属于该网络的布线的量。即使所分配的量是各个网络的安全裕度，如果使用后布线配置(post-wire-arrangement)设计交换格式(Design ExchangeFormat，DEF)的文件，则可以识别构成该网络的布线。
通过采用这种技术来识别构成网络的布线，然后增大布线的管理宽度。对各个网络执行这项工作。因此，能够提高迄今为止一律提供的作为布线延迟裕度精度的精度。此外，能够基于以特性为基础的安全裕度来改变迄今为止一律设置的管理宽度。
然后，基于通过采用上述方法计算出来的管理宽度，生成电路图案(或者掩模图案)，并通过利用该电路图案进行的转录过程来制造出半导体装置。
可以将使用管理宽度的方法分为两大类。第一类方法是指用于电路图案本身的管理宽度改变方法。第二类方法是用于改变光学邻近修正(Optical proximity correction，OPC)中的目标的方法。本实施例采用第二类方法。
具体地说，在后布线配置电路图案上进行OPC和OPC验证。例如，OPC和OPC验证中的转录仿真的光学条件包括设为193nm的曝光波长、设为0.75的NA(NA＝0.75)、设为0.85的σ(σ＝0.85)以及设为2/3的环状区。在将曝光量设为13.5mJ中心(center)的情况下，增大OPC的目标的尺寸，因此使OPC的收敛速度增大。结果，能够减小由OPC和OPC验证所负担的负载。此外，增大OPC的管理宽度，从而也会使OPC的收敛速度增大。
图7示出了用于说明第一实施例所进行的处理过程的流程图。该流程图从步骤S101开始，在该步骤中，从布线配置工具获取布局数据，并通过使用该布局数据来分析由该布局数据代表的布局。布局数据是具有后详细布线(post-detailed-wiring)GDS格式的结构的数据。通常，在对布局的分析中，检验在布局中所包括的各功能组件的类型、各类型的数量、连接各功能组件的各个布线的长度以及各个布线长度的频度。
接着，在下一个步骤S102中，通过使用布局分析的结果来生成各个功能组件的模型电路。随后，在下一个步骤S103中，为了得出各个功能组件的布线管理宽度，计算各个功能组件的延迟裕度(建议参照图3的表格)。
通过使用先前在步骤S102中生成的模型电路、作为延迟裕度表的图3所示的表格、基于在步骤S110中从布局数据中分别提取的RC数据而计算出来的布线RC以及在步骤S111中作为整个布局中的延迟的计算过程结果而获得的结果，计算各个功能组件的延迟裕度。然后，为了得出全部路径的安全裕度，依据关系式(2)和(4)来检查裕度。另外，为了得出各个网络的安全裕度，以如上所述的比例基准在各网络中分配安全裕度。随后，从图6所示的关系中得出安全裕度的布线宽度安全裕度。
接着，在下一个步骤S104中，基于安全裕度对布局进行验证(LVS验证和DRC验证)。随后，在下一个步骤S105中，增大各个布线的目标尺寸并进行OPC和OPC验证。在这种情况下，能够将属于前面引用的第一类方法的管理宽度改变方法应用于电路图案本身，并且能够改变在OPC中的各个布线的目标尺寸。然后，在下一个步骤S106中，在完成OPC和OPC验证之后生成掩模数据。
如上所述，在本实施例中，确定各个功能组件的每个布线的延迟裕度。需要说明的是，当累积各代(generation)的延迟裕度的数据时，还可以估算下一代装置的延迟裕度。实际上，在不使用电路图的条件下进行的估算过程中，通过估算各代的最高频度布线长度来计算布线延迟。通过使用根据本实施例得出的精确延迟裕度来进行设计工作，能够减少时序收敛处理负载。
此外，在本实施例中，依据关系式(2)和(4)来检查裕度。然而，用于检查裕度的方法并不限于这种技术。也就是说，还可以依据本实施例的其它关系式来检查裕度，或者可以依据为裕度检查目的而设定的其它关系式来检查裕度。此外，用于在各功能组件中分配裕度的方法并不限于本实施例的技术。
另外，如果能够得出以特性为基础的管理宽度，则用于得出裕度与布线宽度之间的关系的方法并不限于本实施例的技术。此外，在本实施例中，通过使用布线配置工具来计算布线延迟。然而，如果能够获得布线延迟的值，则还能够以与单元延迟相同的方式生成布线延迟表，并且布线配置工具因此不再是必须的。另外，本实施例采用在OPC中考虑了布线管理宽度的方法。然而，还可以采用属于先前引用的第一类方法的管理宽度改变方法，来改变电路图案本身。需要说明的是，在转录仿真和晶片转录过程中所使用的布线目标尺寸可以是管理宽度的最大值，或者可以通过设定在管理宽度范围内的类型的值来确定。
第二实施例
第二实施例将第一实施例的技术应用于电路的关键路径。图8示出了用于说明第二实施例所进行的处理过程的流程图。该流程图从步骤S201开始，在该步骤中，从布线配置工具获取布局数据，并通过使用该布局数据来分析由该布局数据代表的布局。布局数据是具有后详细布线GDS格式的结构的数据。通常，在对布局的分析中，检查在布局中所包括的各功能组件的类型、各类型的数量、连接各功能组件的各个布线的长度以及各个布线长度的频度。
接着，在下一个步骤S202中，通过使用布局分析的结果来生成各个功能组件的模型电路。随后，在下一个步骤S203中，为了得出各个功能组件的布线管理宽度，计算各个功能组件的延迟裕度(建议参照图3的表格)。接着，为了确定管理宽度属于哪一种，通过使用DEF(DesignExchange Format)来识别构成网络的各布线的布局层和坐标。如果使用在详细布线过程之后生成的DEF文件，则能够识别电路的关键路径。
在通过使用DEF文件识别出关键路径之后，基于先前在步骤S202中生成的模型电路、作为延迟裕度表的图3所示的表格、根据在步骤S210中从布局数据中分别提取的RC数据而计算出来的布线RC以及在步骤S211中作为整个布局中的延迟的计算过程结果而获得的结果，计算关键路径部的延迟裕度。
如果使用后布线配置DEF文件的文件，则能够识别电路的关键路径的位置，此外，通过进行DEF文件布局分析，还能够识别构成关键路径的各功能组件。然后，为了得出全部路径的安全裕度，依据关系式(2)和(4)来检查裕度。另外，为了得出各个网络的安全裕度，以前述的比例基准在各网络中分配安全裕度。随后，从图6所示的关系中得出安全裕度的布线宽度安全裕度。
接着，在下一个步骤S204中，根据安全裕度对布局进行验证。随后，在下一个步骤S205中，增大各个布线的目标尺寸并进行OPC和OPC验证。在这种情况下，能够将属于前面引用的第一类方法的管理宽度改变方法应用于电路图案本身，或者能够改变在OPC中的各个布线的目标尺寸。然后，在下一个步骤S206中，在完成OPC和OPC验证之后生成掩模数据。
在本实施例中，为了提高工作效率，只在关键路径部上进行处理。需要说明的是，如果从电路性能的观点来看难以改变关键路径部的目标尺寸，然而，也可以将这些技术应用于除了关键路径之外的部分上。从周转时间(turn-around time，TAT)和品质的观点来看，将这些技术应用于必要的电路部分上是很好的。也就是说，如果重点放在精度上，则可将这些技术应用于所有电路。另一方面，如果重点放在TAT上，则可通过使用滤波器来将这些技术应用于关键路径并应用于光刻未达图案(光刻达不到的图案)。此外，以与第一实施例相同的方式，可以将属于先前引用的第一类方法的管理宽度改变方法应用于电路图案本身，或者可以改变OPC中的各个布线的目标尺寸。
第三实施例
第三实施例将第一实施例的技术应用于光刻边缘未达图案(lithography margin transit pattern)。图9示出了用于说明第三实施例所进行的处理过程的流程图。该流程图从步骤S301开始，在该步骤中，从布线配置工具获取布局数据，并通过使用该布局数据来分析由该布局数据代表的布局。布局数据是具有后详细布线GDS格式的结构的数据。通常，在对布局的分析中，检查在布局中所包括的各功能组件的类型、各类型的数量、连接各功能组件的各个布线的长度以及各个布线长度的频度。
接着，在下一个步骤302中，通过使用布局分析的结果来生成各个功能组件的模型电路。另一方面，在步骤S304中，验证后详细布线GDS的布局。随后，在步骤S305中，进行OPC和OPC验证，并提取光刻边缘未达图案。在热点(HOTSPOT)文件中记录光刻边缘未达图案上的信息。通过使光刻边缘未达图案上的信息与作为关键路径上的信息且在DEF文件中记录的信息相比较，就能够计算作为光刻边缘未达图案的关键路径部的延迟安全裕度。
为了计算这些延迟裕度，在步骤S303中，计算各个功能组件的延迟裕度(建议参照图3的表格)，从而得出各个功能组件的布线管理宽度。然后，在步骤S305中，为了获得光刻边缘，将管理宽度的最大值作为OPC的目标尺寸，并再次进行OPC和OPC验证。因此，能够改变关键路径部的掩模图案，该关键路径部是在确保特性的范围内的光刻边缘未达图案。
在本实施例中，除了改变OPC的目标尺寸的过程之外，以与第一实施例和第二实施例相同的方式，还通过在布局的布线宽度上设定管理值的偏离值来进行另一改变，并且在其它改变之后进行OPC和OPC验证。
在本实施例中，将管理宽度的中间值作为偏离宽度并使布局变化。结果，就能够修正在关键路径部中出现的光刻边缘未达图案。在本实施例中，在作为光刻边缘未达图案的关键路径部上进行处理。需要说明的是，如果从电路性能的观点来看难以改变关键路径部的目标尺寸，然而，但可以将这些技术应用于除了关键路径以外的部分上。从TAT(turn-around time)和品质的观点来看，将这些技术应用于必要的电路部分上是很好的。也就是说，如果重点放在精度上，则将这些技术应用于所有电路。另一方面，如果重点放在TAT上，则通过使用滤波器来将这些技术应用于关键路径并应用于光刻边缘未达图案。
此外，本领域技术人员应当理解，依据不同的设计要求和其他因素，可以在本发明所附的权利要求或其等同物的范围内进行各种修改、组合、次组合和改变。
典型应用
上述各实施例的处理过程可以通过用于执行被称作半导体装置制造程序的程序的计算机来进行。利用计算机执行的该半导体装置制造程序包括以下步骤：
(a)要制造的半导体集成电路的物理布局在预定范围内变化的情况下，计算电容和阻抗；
(b)将半导体集成电路的物理布局分成功能组件单元，并在所述功能组件单元中对物理布局进行分析；
(c)根据所计算出来的电容和所计算出来的阻抗，并根据为各个功能组件的元件部和布线部而设置的延迟表，计算各个功能组件的信号延迟；
(d)基于所计算出来的各个功能组件的信号延迟，并基于对物理布局进行分析的结果，计算构成半导体集成电路的全部功能组件的信号延迟的平均值，并且计算各种类型的功能组件的信号延迟的平均值；以及
(e)计算各种类型的功能组件的信号延迟的平均值与全部功能组件的信号延迟的平均值之间的平均值差值(或者延迟裕度)。
上述步骤(a)对应于图7～图9所示流程图中的RC提取步骤(即，步骤S110、S210和S310)。上述步骤(b)对应于图7～图9所示流程图中的布局分析步骤(即，步骤S101、S201和S301)。上述步骤(c)对应于图7～图9所示流程图中的延迟安全裕度计算步骤(即，步骤S103、S203和S303)。上述步骤(d)对应于图7～图9所示流程图中的延迟计算步骤(即，步骤S111、S211和S311)和延迟安全裕度计算步骤(即，步骤S103、S203和S303)。上述步骤(e)对应于图7～图9所示流程图中的延迟安全裕度计算步骤(即，步骤S103、S203和S303)。
为了进行包括这些过程的处理，计算机执行上述半导体装置制造程序。这样，能够通过得出作为各实施例特征的各种类型的功能组件的延迟裕度来计算出过程裕度。
需要说明的是，要由计算机执行从而进行本发明各实施例的处理的半导体装置制造程序预先存储在诸如CD或DVD等预定记录介质中，或者利用网络从程序供应商下载。
此外，该半导体装置制造程序还可以由如下计算机***执行，该计算机***具有对依据本发明各实施例而进行的处理有利的结构。计算机***用作如下半导体装置制造***，该***具有适用于执行作为根据本发明实施例之一的半导体装置制造程序的各步骤的多个前述步骤的硬件。通常，硬件的结构包括：用于高速执行各步骤的CPU，具有足以执行各步骤的存储容量的存储器，被构造成用于存储各种数据的存储部和诸如显示部等其它部，以及输入/输出接口。
半导体装置制造***包括已经预先输入至其中以用作如本发明各实施例之一所述程序的半导体装置制造程序。可选地，半导体装置制造程序是利用网络从程序供应商下载并安装在半导体装置制造***中的程序。还可选地，半导体装置制造程序是安装在半导体装置制造***中且来自记录介质的程序。然后，利用半导体装置制造***来执行半导体装置制造程序，从而进行半导体装置制造***所特有的处理。
发明效果
过去在很多情况下，对电路延时有影响的电路部分只占半导体集成电路的不超过百分之几十。然而，从延迟和光刻的观点来看，裕度是均匀设置的。在过去，这是因为布局的布线宽度变化和布线延迟未相互关联。另一方面，根据上述各实施例，从延迟裕度的观点来看，可以基于功能组件的延迟为功能组件的各种组合设定迄今为止为所有部分均匀设置的裕度。因此能够提高裕度的精度。此外，还可以基于当前代装置的各个功能组件的延迟裕度以高精度来估算下一代装置的延迟裕度。

Claims (12)

1.一种用于制造半导体装置的半导体装置制造方法，所述半导体装置制造方法包括以下步骤：
计算电容、阻抗以及电容变化和阻抗变化，作为在预定范围内改变半导体集成电路的物理布局的结果而生成的量；
将所述半导体集成电路的物理布局划分为功能组件，并在所述功能组件单元中对所述物理布局进行分析；
根据所计算出来的电容、所计算出来的阻抗以及所计算出来的电容变化和阻抗变化，并根据为各个所述功能组件的元件部和布线部而设置的延迟表，计算各个所述功能组件的信号延迟；以及
基于所计算出来的各个所述功能组件的信号延迟，并基于对所述物理布局进行分析的结果，得出构成所述半导体集成电路的全部所述功能组件的信号延迟。
2.如权利要求1所述的半导体装置制造方法，所述半导体装置制造方法还包括以下步骤：
计算所述信号延迟的平均值和各种类型的所述功能组件的信号延迟的平均值；以及
计算各种类型的所述功能组件的信号延迟的平均值与全部所述功能组件的信号延迟的平均值之间的平均值差值。
3.如权利要求2所述的半导体装置制造方法，所述半导体装置制造方法还包括以下步骤：
根据所述平均值差值、所述物理布局的变化宽度以及所述电容变化宽度和阻抗变化宽度之间的关系，得出各个所述功能组件的布线宽度的管理值。
4.如权利要求3所述的半导体装置制造方法，所述半导体装置制造方法还包括以下步骤：
基于所述管理值，修改所述物理布局的布线宽度；以及
通过对具有修改后的布线宽度的所述物理布局进行光学邻近修正和光学邻近修正验证，生成掩模数据。
5.如权利要求4所述的半导体装置制造方法，其基于所述管理值来设定所述光学邻近修正的管理宽度，使所述光学邻近修正收敛为在所设定的管理宽度的范围内的量。
6.如权利要求4或5所述的半导体装置制造方法，其中，所述管理值是对所述物理布局进行所述光学邻近修正情况下的变化宽度，或者是所述半导体集成电路的设计上的变化宽度。
7.如权利要求1所述的半导体装置制造方法，其中，所述预定范围是由所述半导体集成电路的制造过程中的尺寸变化而引起的变化范围。
8.如权利要求1所述的半导体装置制造方法，其中，所述延迟表包括构成所述功能组件的各元件的信号延迟的倾斜度和各布线的信号延迟中的常数。
9.如权利要求1所述的半导体装置制造方法，其中，对所述物理布局的所述分析是对以下各量进行的分析：构成所述物理布局的所述功能组件的类型、各种类型的所述功能组件的数量、构成各个所述功能组件的各元件的类型、各种类型的所述元件的数量、各个所述元件内的布线长度分布和各所述元件之间的布线长度分布、各个所述元件内的布线宽度分布和各所述元件之间的布线宽度分布。
10.如权利要求5所述的半导体装置制造方法，所述半导体装置制造方法还包括如下用于形成所述半导体集成电路的步骤：
基于所述管理宽度，通过进行光学邻近修正来生成掩模数据；以及
利用所述掩模数据，进行光刻曝光装置中的光刻曝光过程、显影过程和蚀刻过程。
11.一种用于制造半导体装置的半导体装置制造程序，所述半导体装置制造程序由计算机执行并包括以下步骤：
计算电容、阻抗以及电容变化和阻抗变化，作为在预定范围内改变半导体集成电路的物理布局的结果而生成的量；
将所述半导体集成电路的物理布局划分为功能组件，并在所述功能组件单元中对所述物理布局进行分析；
根据所计算出来的电容、所计算出来的阻抗以及所计算出来的电容变化和阻抗变化，并根据为各个所述功能组件的元件部和布线部而设置的延迟表，计算各个所述功能组件的信号延迟；
基于所计算出来的各个所述功能组件的信号延迟，并基于对所述物理布局进行分析的结果，得出构成所述半导体集成电路的全部所述功能组件的信号延迟；
计算所述信号延迟的平均值和各种类型的所述功能组件的信号延迟的平均值；以及
计算各种类型的所述功能组件的信号延迟的平均值与全部所述功能组件的信号延迟的平均值之间的平均值差值。
12.一种用于制造半导体装置的半导体装置制造***，所述半导体装置制造***具有用于执行包括以下步骤的程序的计算机：
计算电容、阻抗以及电容变化和阻抗变化，作为在预定范围内改变半导体集成电路的物理布局的结果而生成的量；
将所述半导体集成电路的物理布局划分为功能组件，并在所述功能组件单元中对所述物理布局进行分析；
根据所计算出来的电容、所计算出来的阻抗以及所计算出来的电容变化和阻抗变化，并根据为各个所述功能组件的元件部和布线部而设置的延迟表，计算各个所述功能组件的信号延迟；
基于所计算出来的各个所述功能组件的信号延迟，并基于对所述物理布局进行分析的结果，得出构成所述半导体集成电路的全部所述功能组件的信号延迟；
计算所述信号延迟的平均值和各种类型的所述功能组件的信号延迟的平均值；以及
计算各种类型的所述功能组件的信号延迟的平均值与全部所述功能组件的信号延迟的平均值之间的平均值差值。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108804734A (zh) * 2017-04-28 2018-11-13 三星电子株式会社 设计集成电路的方法及其***
CN111259616A (zh) * 2020-01-10 2020-06-09 四川豪威尔信息科技有限公司 一种集成电路布局数据的处理方法
CN113848455A (zh) * 2021-09-24 2021-12-28 成都华微电子科技有限公司 Fpga内部互联线延时测试方法
US11861281B2 (en) 2017-04-28 2024-01-02 Samsung Electronics Co., Ltd. Computer-implemented method and computing system for designing integrated circuit by considering timing delay

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8375347B2 (en) * 2009-05-12 2013-02-12 Taiwan Semiconductor Manufacturing Company, Ltd. Driven metal critical dimension (CD) biasing
US8468488B1 (en) * 2010-05-28 2013-06-18 Golden Gate Technology, Inc. Methods of automatically placing and routing for timing improvement
JP5569237B2 (ja) 2010-08-06 2014-08-13 富士通セミコンダクター株式会社 情報処理装置、プログラム、および設計支援方法
JP5743808B2 (ja) * 2011-08-24 2015-07-01 株式会社東芝 集積回路の配線方法、集積回路の配線プログラム及びそれを記憶した記憶媒体
CN102651047B (zh) * 2012-04-11 2013-12-11 清华大学 集成电路设计中基于随机行走的电容参数提取计算方法
US10656761B2 (en) * 2017-04-26 2020-05-19 Dell Products L.P. Touch screen and method of compensating for differences in routing trace path lengths
KR102531863B1 (ko) * 2018-03-28 2023-05-11 삼성전자주식회사 반도체 메모리 장치의 홀드-마진을 제어하는 방법 및 시스템
CN112292644A (zh) * 2018-07-12 2021-01-29 应用材料公司 使用基于块的工作流程的约束编程

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001093982A (ja) * 1999-09-22 2001-04-06 Hitachi Ltd 配線容量計算方法、クロストークディレイ計算方法、およびそれらのデータを記憶したコンピュータ読み取り可能な記憶媒体
JP2001147948A (ja) * 1999-11-19 2001-05-29 Matsushita Electric Ind Co Ltd セルの遅延時間計算方法及び半導体集積回路のレイアウト最適化方法
JP2001265826A (ja) * 2000-03-16 2001-09-28 Nec Corp 回路シミュレーション方法および装置
US7363099B2 (en) * 2002-06-07 2008-04-22 Cadence Design Systems, Inc. Integrated circuit metrology
US7474999B2 (en) * 2002-12-23 2009-01-06 Cadence Design Systems, Inc. Method for accounting for process variation in the design of integrated circuits
JP2005149273A (ja) * 2003-11-18 2005-06-09 Matsushita Electric Ind Co Ltd 半導体集積回路のフロアプラン装置及びフロアプラン方法
JP2006146601A (ja) * 2004-11-19 2006-06-08 Oki Electric Ind Co Ltd 半導体集積回路のレイアウト設計方法
US7752588B2 (en) * 2005-06-29 2010-07-06 Subhasis Bose Timing driven force directed placement flow
JP2007112406A (ja) * 2005-10-19 2007-05-10 Masashi Sato 電動車輛
JP4568228B2 (ja) * 2005-12-28 2010-10-27 株式会社東芝 半導体集積回路の自動設計方法、半導体集積回路の自動設計システム及び半導体集積回路

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108804734A (zh) * 2017-04-28 2018-11-13 三星电子株式会社 设计集成电路的方法及其***
CN108804734B (zh) * 2017-04-28 2023-11-07 三星电子株式会社 设计集成电路的方法及其***
US11861281B2 (en) 2017-04-28 2024-01-02 Samsung Electronics Co., Ltd. Computer-implemented method and computing system for designing integrated circuit by considering timing delay
CN111259616A (zh) * 2020-01-10 2020-06-09 四川豪威尔信息科技有限公司 一种集成电路布局数据的处理方法
CN111259616B (zh) * 2020-01-10 2023-06-30 芯峰光电技术(深圳)有限公司 一种集成电路布局数据的处理方法
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