CN101471381A - 沟槽栅mosfet及其制造方法 - Google Patents

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Abstract

一种沟槽栅MOSFET及其制造方法，包括：在半导体衬底上方形成第一外延层；在第一外延层上方形成第二外延层；在第二外延层上方形成本体区；通过在本体区上实施离子注入工艺，在部分本体区中形成圆形截面，以便本体区的底部区具有圆形截面。

Description

沟槽栅MOSFET及其制造方法
本申请基于35 U.S.C 119要求第10-2007-0139980号(于2007年12月28日递交)韩国专利申请的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及一种MOSFET(金属氧化物半导体场效应晶体管)，更具体地，涉及一种沟槽栅(trench gate)MOSFET及其制造方法，该沟槽栅MOSFET提高了晶体管的击穿电压(BV)(breakdownvoltage)。
背景技术
随着减小元件设计尺寸以最大化半导体器件集成度的趋势，单元间距(cell pitch)之间的间隔也减小。这样的减小要求接触尺寸(contact size)线性减小。然而，减小的接触尺寸增加了接触电阻(contact resistance)，从而导致半导体器件具有负面因素，该负面因素增加了功耗，并且降低了器件的操作速度。
对此，需要降低接触电阻以最大化器件特性而不恶化设计的优势。使用沟槽栅MOSFET是一种技术，该技术可以通过刻蚀位于硅衬底的表面之下的硅衬底以形成接触件(contact)来克服最小化的接触尺寸。这样增加了接触硅区的总接触面积，从而使电阻的增加最小化。
图1是示出了沟槽栅MOSFET的横截面图，该沟槽栅MOSFET包括：高浓度(P++)半导体衬底40、在衬底40上和/或上方形成的N+外延层42以及在N+外延层42上和/或上方形成的N-外延层44。晶体管进一步包括在N-外延层44上和/或上方形成的多个P-本体区(P-body region)48。P-本体区48通过沟槽隔离区来相互电隔离。通过填充有掺杂多晶硅的栅极59来形成沟槽隔离区。晶体管可以进一步包括：NO外延层，位于P-本体区48的下面，并且该NO外延层的浓度高于N-外延层44的浓度以便减少器件的正向压降(forward voltage drop)；N+发射极区60，形成在P-本体区48的最上表面中；以及接触孔62，在N+发射极区60之间的P-本体区48的最上表面中形成。晶体管还可以分别包括发射极(emitterelectrode)E和集电极(collector electrode)C。
这样的沟槽栅MOSFET存在恶化器件的BV特性的问题，该问题是由位于沟槽的底部与N-外延层之间的P-本体区厚度的减少而导致的。
发明内容
本发明实施例涉及一种诸如沟槽栅MOSFET的MOSFET及其制造方法，该MOSFET及其制造方法使晶体管的击穿电压(BV)最大化。
根据本发明实施例，沟槽栅MOSFET可以包括以下中的至少一个：第二导电型第一外延层，在第一导电型半导体衬底上和/或上方形成；第二导电型第二外延层，在第二导电型第一外延层上和/或上方形成；第一导电型本体区，在第二导电型第二外延层上和/或上方形成；沟槽，这些沟槽在第一导电型本体区中以预定的距离相互隔开形成；栅极，这些栅极掩埋在沟槽中；第二导电型发射极区，这些第二导电型发射极区在第一导电型本体区的上部表面(upper surface)中形成；以及接触孔，在相邻的第二导电型发射极区之间的第一导电型本体区的上部表面中形成。根据本发明实施例，形成第一导电型本体区以便与第二导电型第二外延层接触的第一导电型本体区的底部表面(bottom surface)具有圆形截面(circularcross-section)。
根据本发明实施例，一种制造沟槽栅MOSFET的方法可以包括以下中的至少之一：在第一导电型半导体衬底上和/或上方形成第二导电型第一外延层和第二导电型第二外延层；在第二导电型第二外延层上和/或上方形成第一导电型本体区；在第一导电型本体区中形成隔开预定距离的多个沟槽；通过用导电层掩埋这些沟槽来形成多个栅极；在第一导电型本体区的上部表面中形成第二导电型发射极区；在第二导电型发射极区的中部的第一导电型本体区的上部表面中形成接触孔；以及将与第二导电型第二外延层接触的第一导电型本体区的底部表面形成具有圆形截面。
根据本发明实施例，器件可以包括以下中的至少一个：第一导电型半导体衬底；第二导电型第一外延层，在第一导电型半导体衬底上方形成；第二导电型第二外延层，在第二导电型第一外延层上方形成；第一导电型本体区，在第二导电型第二外延层上方形成；沟槽，这些沟槽在第一导电型本体区中隔开形成；栅极，掩埋在每个沟槽中；第二导电型发射极区，这些第二导电型发射极区在第一导电型本体区中形成；以及接触孔，在相邻的第二导电型发射极区之间的第一导电型本体区中形成以便在接触孔下方形成的、并且与第二导电型第二外延层接触的第一导电型本体区的底部具有圆形截面。
根据本发明实施例，一种方法可以包括以下中的至少之一：在半导体衬底上方形成第一外延层；在第一外延层上方形成第二外延层；在第二外延层上方形成本体区；通过在本体区上实施离子注入工艺，在部分本体区中形成圆形截面，以便该部分本体区的底部区域具有圆形截面；形成相隔离的栅极结构，该栅极结构贯穿本体区并且部分位于第二外延层中；在本体区中形成发射极区；以及然后在第二导电型发射极区之间的本体区中形成接触孔，并且该接触孔位于具有圆形截面的部分本体区之上。
根据本发明实施例，一种方法可以包括以下中的至少之一：在第一导电型半导体衬底上方顺序地形成第二导电型第一外延层和第二导电型第二外延层；在第二导电型第二外延层上方形成第一导电型本体区；将第一导电型杂质注入到第一导电型本体区中，以便第一导电型本体区的底部区域具有圆形截面；在第一导电型本体区中形成相隔离的多个沟槽；在各个沟槽中形成栅极；在第一导电型本体区中形成多个第二导电型发射极区；以及然后在相邻的第二导电型发射极区之间的第一导电型本体区的上部表面形成接触孔。
根据本发明实施例，沟槽栅MOSFET及其制造方法通过再次注入P型杂质来将接触孔区的P-本体区形成具有圆形截面，以便接触孔与P-本体区之间的间隔维持预定的厚度，其中P-本体区位于N-外延层上。从而，可以最大化MOSFET的BV特性。
附图说明
图1示出了沟槽栅MOSFET。
实例图2示出了根据本发明实施例的沟槽栅MOSFET。
实例图3A到实例图3D示出了根据本发明实施例的制造沟槽栅MOSFET的方法。
具体实施方式
如实例图2所示，根据本发明实施例的沟槽栅MOSFET可以包括N+外延层420和N-外延层440，其中N+外延层420在高浓度(P++)半导体衬底400上和/或上方形成，而N-外延层440在N+外延层420上和/或上方形成。在N-外延层440上和/或上方形成多个P-本体区(P-body region)480，以便由多个沟槽隔离区来电隔离多个P-本体区480。每个沟槽隔离区包括栅极590和栅极氧化层560，其中栅极590由掺杂的多晶硅制成，而栅极氧化层560由氧化膜制成，并且该栅极氧化层560环绕该栅极590。在P-本体区480的上部表面中形成多个N+发射极区600，而在相邻的发射极区600之间的P-本体区480的上部表面中形成接触孔620。此外，分别形成发射极(emitter electrode)E和集电极(collector electrode)C。形成P-本体区480，以便与N-外延层440接触的P-本体区480的底部表面区域具有圆形截面(circular cross-section)。由于部分P-本体区480具有圆形截面，所以位于接触孔620的底部区域和N-外延层440之间的P-本体区480可以维持预定的厚度。从而，可以最大化MOSFET的BV特性。
实例图3A至图3D是示出了根据本发明实施例的制造沟槽栅MOSFET的方法的横截面图。如实例图3A所示，使用外延生长方法(epitaxial growth method)在高浓度(P++)半导体衬底400上形成N+外延层420和N-外延层440。
如实例图3B所示，离子注入P-杂质到N-外延层440中。然后，活化P-杂质以形成P-本体区480。然后，再次将P-杂质注入到在随后工艺中将要形成接触孔620处的P-本体区480的区域中，以便P-本体区480的底部区域形成具有圆形截面。然后，通过在形成有P-本体区480的N-外延层440上和/或上方沉积或生长氮化层和氧化层中的至少一个来形成掩膜层430，该掩膜层430在用来形成沟槽的刻蚀工艺期间保护半导体衬底。接下来，使用刻蚀工艺来图样化掩膜层430以便暴露将要形成沟槽处的N-外延层440的表面区域。所暴露的区域经受各向异性刻蚀(anisotropic etching)，以形成多个沟槽460。可以薄薄地刻蚀沟槽的内壁，并且可以在该内壁上和/或上方生长牺牲氧化层以修复在实施用来形成沟槽460的各向异性刻蚀期间产生在衬底上的损害(damage)。
如实例图3C所示，在沟槽460的表面上和/或上方形成栅极氧化层560。然后，在栅极氧化层560上和/或上方沉积导电层，例如，掺杂有高浓度杂质的多晶硅层。多晶硅层经受凹蚀(etchback)以形成多个掩埋在沟槽中的栅极。
如实例图3D所示，实施光刻法以限定将要形成发射极区的区域。离子注入N型杂质(N-type impurity)到所限定的区域，以形成N+发射极区600。此后，刻蚀发射极区600的中部以形成接触孔620。在以上描述中，披露了将P-杂质离子注入到N-外延层440的表面中，并活化所注入的杂质以形成P-本体区480。此外，披露了再次将P-杂质离子注入到在后续工艺中将要形成接触孔620处的P-本体区480的区域中，以便P-本体区480的底部区域形成具有圆形截面。然而，可以在形成接触孔620之后，在接触孔620的区域上执行额外的P-杂质的离子注入，以便P-本体区480的底部区域形成具有圆形截面。最后，分别形成发射极(emitter electrode)E和集电极(collector electrode)C。
尽管本文中描述了多个实施例，但是应该理解，本领域技术人员可以想到多种其他修改和实施例，他们都将落入本公开的原则的精神和范围内。更特别地，在本公开、附图、以及所附权利要求的范围内，可以在主题结合排列的排列方式和/或组成部分方面进行各种修改和改变。除了组成部分和/或排列方面的修改和改变以外，可选的使用对本领域技术人员来说也是显而易见的选择。

Claims (20)

1.一种器件，包括：
第一导电型半导体衬底；
第二导电型第一外延层，在所述第一导电型半导体衬底上方形成；
第二导电型第二外延层，在所述第二导电型第一外延层上方形成；
第一导电型本体区，在所述第二导电型第二外延层上方形成；
沟槽，这些沟槽相隔离地形成在所述第一导电型本体区中；
栅极，掩埋在每个所述沟槽中；
第二导电型发射极区，这些第二导电型发射极区形成在所述第一导电型本体区中；以及
接触孔，在邻近的第二导电型发射极区之间的所述第一导电型本体区中形成，
其中，在所述接触孔下方形成的、并且与所述第二导电型第二外延层接触的所述第一导电型本体区的底部具有圆形截面。
2.根据权利要求1所述的器件，进一步包括栅极氧化层，所述栅极氧化层在每个位于所述栅极下方的所述沟槽的表面上方形成。
3.根据权利要求1所述的器件，其中，位于所述接触孔的底部区域与所述第二导电型第二外延层之间的所述第一导电型本体区维持预定的厚度。
4.根据权利要求1所述的器件，其中，所述器件包括沟槽栅MOSFET。
5.一种方法，包括：
在第一导电型半导体衬底上方顺序形成第二导电型第一外延层和第二导电型第二外延层；
在所述第二导电型第二外延层上方形成第一导电型本体区；
将第一导电型杂质注入到所述第一导电型本体区中，以便所述第一导电型本体区的底部区域具有圆形截面；
在所述第一导电型本体区中形成相隔离的多个沟槽；
在各个所述沟槽中形成栅极；
在所述第一导电型本体区中形成第二导电型发射极区；以及然后
在位于相邻的所述第二导电型发射极区之间的所述第一导电型本体区的上部表面形成接触孔。
6.根据权利要求5所述的方法，在形成所述栅极之前，进一步包括：
在各个所述沟槽中形成栅极氧化层。
7.根据权利要求5所述的方法，其中，在所述接触孔的底部区域和所述第二导电型第二外延层之间的所述第一导电型本体区被形成维持预定的厚度。
8.根据权利要求5所述的方法，在形成所述多个沟槽之后，以及在形成所述栅极之前，进一步包括：
刻蚀这些沟槽的壁。
9.根据权利要求5所述的方法，在刻蚀所述沟槽的壁之后，进一步包括：
在这些沟槽的所述壁上方形成牺牲氧化层。
10.根据权利要求5所述的方法，其中，所述第一导电型本体区的所述底部区域在空间上与所述接触孔的底部区域相对应。
11.一种方法，包括：
在半导体衬底上方形成第一外延层；
在所述第一外延层上方形成第二外延层；
在所述第二外延层上方形成本体区；
通过在所述本体区上实施离子注入工艺来在部分所述本体区中形成圆形截面，以便所述本体区的底部区域具有圆形截面；
形成相隔离的栅极结构，所述栅极结构贯穿所述本体区并且部分位于所述第二外延层中；
在所述本体区中形成多个发射极区；以及然后
在所述发射极区之间形成接触孔，并且所述接触孔位于具有所述圆形截面的部分所述本体区之上。
12.根据权利要求11所述的方法，其中，所述第一外延层包括N+外延层。
13.根据权利要求12所述的方法，其中，所述第二外延层包括N-外延层。
14.根据权利要求13所述的方法，其中，所述半导体衬底包括高浓度P++半导体衬底。
15.根据权利要求11所述的方法，其中，形成所述本体区包括实施第二离子注入工艺，所述第二离子注入工艺将P-杂质注入到所述本体区中。
16.根据权利要求15所述的方法，其中，在部分所述本体区中形成所述圆形截面包括：在所述本体区上实施第二离子注入工艺，将P-杂质注入到部分所述本体区中。
17.根据权利要求11所述的方法，其中，所述第一导电型本体区的所述底部区域在空间上与所述接触孔的底部区域相对应。
18.根据权利要求11所述的方法，其中，形成所述栅极结构包括：
形成相隔离的多个沟槽，所述多个沟槽贯穿所述本体区并且部分位于所述第二外延层中；
刻蚀这些沟槽的壁；
在这些沟槽的壁上方形成牺牲氧化层；
在各个所述沟槽中形成栅极氧化层；以及然后
在各个所述沟槽中形成栅极。
19.根据权利要求11所述的方法，在形成所述接触孔之后，进一步包括：
在所述接触孔中形成发射极。
20.根据权利要求19所述的方法，在所述半导体衬底处形成集电极。
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