CN101467352A - 具有四端子jfet器件的电路配置 - Google Patents

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Abstract

公开了使用四端子结型场效应晶体管(JFET)的电路。这种电路可包括各种静态和动态逻辑电路、触发器、复用器、三态驱动器、相位检测器、具有可变操作速度的逻辑和/或操作在线性或非线性模式中的具有这种四端子JFET的模拟电路。

Description

具有四端子JFET器件的电路配置
技术领域
本发明一般地涉及半导体电路，更具体而言涉及使用结型场效应晶体管(JFET)器件的半导体电路。
背景技术
传统的结型场效应晶体管(JFET)是已知的。图19示出了传统的n沟道JFET1900的示意图。传统的n沟道JFET作为三端子器件来操作，包括控制栅极1910、漏极1920和源极1930。在操作中，传统的JFET1900充当耗尽型器件，从而在源极1930和漏极1920之间提供相对较低阻抗的路径。响应于施加在控制栅极1910处的电压，耗尽区域可以被变更以改变源极1930和漏极1920之间的传导率(conductivity)。
目前，对于大多数大规模集成电路来说，采用了金属氧化物半导体(MOS)型晶体管，这是由于其优于其他晶体管类型(例如JFET)的可察觉的优点。当前，大多数具有逻辑功能的集成电路是利用互补MOSFET(CMOS)技术制造的。CMOS采用了p型MOSFET和n型MOSFET两者。这样一来，至少一种类型的MOSFET可以在稳定状态条件下被关断。这样，稳定状态电流可以被减小到晶体管漏电流。
CMOS技术在电流泄漏特性上一直都有优越性。然而，随着器件特征尺寸的减小，CMOS技术正在接近缩小极限。例如，随着CMOS晶体管的沟道长度减小，栅极绝缘层厚度必须被减小，以提供对沟道的足够控制(并因此足以关断器件)。这种薄的栅极绝缘层可能变得难以制造或造价高昂并且/或者失去了操作中或者随时间的完整性。
附图说明
图1A是根据一个实施例的四端子n沟道结型场效应晶体管(4TNFET)的电路示意图。图1B至1F是示出类似于图1A的4T NFET的示例的各种视图。
图2A是根据一个实施例的四端子p沟道结型FET(4T PFET)的电路示意图。图2B至2F是示出类似于图2A的4T PFET的示例的各种视图。
图3A和3B是类似于图1A的4T NFET的电流-电压传输特性。图3C和3D是根据一个实施例的单栅极耗尽(SD)4T NFET的电流-电压传输特性。图3E和3F是根据一个实施例的单栅极增强(SE)4T NFET的电流-电压传输特性。
图4A至4D是根据各种实施例的逻辑电路的电路示意图。图4E至4H示出了互补金属氧化物半导体(CMOS)逻辑电路功能如何可以被转化为互补4T FET电路布置。图4I是根据一个实施例的三输入逻辑电路的电路示意图。
图5是根据一个实施例的复杂逻辑门的电路示意图。
图6是根据一个实施例的动态逻辑电路的电路示意图。
图7是根据另一个实施例的另一个动态逻辑电路的电路示意图。
图8A是利用MOS技术实现的传统复用器电路的示意图。图8B是根据一个实施例的复用器电路的示意图。图8C是示出图8B的电路的操作的曲线图。
图9A是4-1复用器的框图。图9B是传统的CMOS4-1复用器的电路示意图。图9C是根据一个实施例的4-1复用器的电路示意图。
图10是根据一个实施例的三态驱动器的电路示意图。
图11A是根据一个实施例的触发器的电路示意图。图11B是可包括类似于图11A的触发器的两端口存储单元的示意性框图。
图12A是根据一个实施例的超前相位检测器(lead phase detector)的电路示意图。图12B是根据一个实施例的滞后相位检测器(lag phasedetector)的电路示意图。图12C是图示图12A的超前相位检测器的操作的定时图。图12D是图示图12B的滞后相位检测器的操作的定时图。
图13A是根据一个实施例的双模式逻辑电路的示意性框图。图13B是图示图13A的双模式逻辑电路的操作的定时图。
图14是示出根据一个实施例的双模式逻辑的示意性框图。
图15是根据一个实施例的调幅电路的示意性框图。
图16是示出图15的电路的操作的定时图。
图17是根据一个实施例的放大器/解调器的示意性框图。
图18A是根据一个实施例的脉宽调制(PWM)电路的示意性框图。
图18B是示出图18A的电路的操作的定时图。
图19是传统的n沟道JFET的示意图。
具体实施方式
现在将参考若干附图来详细描述本发明的各种实施例。这些实施例示出了利用四端子(4T)结型场效应晶体管(JFET)(包括互补4T JFET)形成的电路。
所公开的实施例可包括利用n沟道或p沟道传导类型的4T JFET形成的电路。这些器件通过施加栅极电位和“背”栅极电位而提供了对源极和漏极之间的沟道的单独控制。这些器件的许多种可能配置中的两种在图1A至2B中示出。
图1A是根据一个实施例的4T n沟道JFET(在下文中被称为4TNFET，并且由通用标号100指定)的示意表示。4T NFET100可包括前栅极110、源极120、漏极130、背栅极(在该示例中是阱)140和沟道区域150。前栅极110和背栅极140都可用于控制源极120和漏极130之间的沟道阻抗。
图1B以横截面视图的形式示出了4T NFET100B的一个示例。在该具体配置中，前栅极110可以由包括n型沟道150的衬底上的p型掺杂半导体材料(即，多晶硅或无定形硅)形成。源极和漏极(130和120)可以是在沟道150的相对侧上的高掺杂的n型区域。背栅极140可以是相对于n型沟道150而与前栅极110正对形成的p型区域。
图1C以横截面视图的形式示出了4T NFET100C的另一示例。在该具体配置中，前栅极110可以由半导体衬底中的扩散p型掺杂区域形成。n型沟道150可以形成在同一衬底内前栅极110的下方。源极和漏极(130和120)可以是在沟道150的相对侧上的高掺杂的n型区域。背栅极140可以是衬底内相对于n型沟道150而与前栅极110正对形成的p型区域。
图1D以横截面视图的形式示出了4T NFET 100D的第三示例。图1D的示例示出了利用绝缘体上硅(SOI)技术实现的器件。源极和漏极(130和120)可以是在n型沟道150的相对侧上的高掺杂的n型区域。背栅极140可以是衬底内相对于n型沟道150而与前栅极110正对形成的p型区域。沟道150、源极/漏极130/120和背栅极140都可以形成在半导体材料的隔离部分(“凸台(mesa)”或“岛”)中，该隔离部分在侧面上被隔离材料170所包围，并且通过隔离层172相对于底面隔离。
前栅极110可以由凸台上形成的p型掺杂区域形成，或者可以由凸台内的扩散p型区域形成，或者由其组合形成。
在图1B、1C和1D的示例中，将会理解可以对每个背栅极形成触点(contact)以允许相对于前栅极对背栅极进行单独的控制。
图1E和1F示出了利用类似于“fin(鳍式)”FET的配置所实现的4T NFET 100E的第四示例。图1E是4T NFET器件的简化侧面横截面视图，其中p型前栅极110可以在绝缘衬底182的上方在n型沟道区域150的一侧上延伸。p型背栅极140被类似地布置在沟道区域150的相对侧上。
图1F是同一晶体管的顶视图，并且进一步示出了源极区域130和漏极区域120。将会理解，源极区域130、漏极区域120和沟道区域150可以形成在在绝缘衬底182的表面上方延伸的半导体材料的同一部分中。前栅极110和背栅极140可以由沉积在包含源极区域130、漏极区域120和沟道区域150的材料部分上的同一层半导体材料(例如，多晶硅和/或无定形硅)形成。这种栅极材料可以被刻蚀、被化学机械抛光、或者以其他方式被平整化以形成两个分离的前栅极电极和背栅极电极。
图2A是4T p沟道JFET(PFET)200的示意表示。图2B至2F是类似于图2A的4T PFET的示例的各种视图。4T PFET 200可包括与图1A至1F的NFET相同的一般结构，但是具有相反的传导类型区域。因此，类似的结构被用相同的标号示出，但是其第一数位是“2”而不是“1”。
4T NFET 100和4T PFET 200两者都可以利用可根据在前栅极或背栅极处施加的电位而变化的沟道导电性来进行操作。现在参考图3A和3B，以曲线图形式示出了类似于图1A至1F的4T NFET的电流-电压传输特性。
图3A示出了4T NFET的电流Log(Id)相对于前栅-源电压(Vgs)的情况，Vgs在这种情况下可以是前栅极110和源极130之间的电压。图3A包括两条线：线310和320。线310是当背栅极140被固定在高供应电压VDD(或Vdd)时的电流-电压传输特性。供应电压(VDD)被理解为略微低于由前栅极/沟道和背栅极/沟道形成的p-n结的导通二极管电压。基于硅的结的导通电压约为0.7V。因而，这种基于硅的电路的VDD可以约为0.6V或更小。因此，对于本文献的其余部分，VDD(和Vdd)将对应于该值。线320是当背栅极140被固定在地(即，零伏)时的电流-电压传输特性。从线310可见，当背栅极电压处于高供应电位(Vw＝Vdd)时，JFET100可具有阈值电压Vtn0。然而，从线320可见，当背栅极电压处于零(Vw＝0)时，JFET100可具有阈值电压Vtn1，其中Vtn0小于Vtn1。
图3B示出了4T NFET的电流相对于背栅-源电压(Vws)的情况，Vws是背栅极140和源极130之间的电压。图3B包括两条线。线330是当前栅极110被固定在高供应电位(Vdd)时的电流-电压传输特性，线340是当前栅极110被固定在地(即，零伏)时的电流-电压传输特性。从线330可见，当前栅极电压Vg＝Vdd时，4T NFET 100可具有阈值电压Vtn2。然而，从线340可见，当前栅极电压Vg＝0时，4T NFET 100可具有阈值电压Vtn3，其中Vtn2小于Vtn3。
这样，可以经由前栅极电压、背栅极电压或这两者来控制4T NFET或PFET。
根据所施加的栅极电压和/或制造的阈值电压，4T FET可以在各种不同模式中进行操作。现在将描述两种具体模式。4T FET可操作来响应于前栅极或背栅极电压而提供低阻抗路径。这种器件在这里将被称为“单栅极耗尽器件”(SD)。从而，在SD 4T NFET的情况下，当前栅极和背栅极之一或这两者的栅-源电压处于高偏置电压(例如，小于p-n结正向偏置电压但是大于零)时，则SD4T NFET可以被导通(即，提供相对较低的传导率的路径)。然而，当前栅极和背栅极两者都相对于源极偏置在零伏时，沟道被“夹断”(pinch off)，并且SD 4T NFET被关断(即，在漏极和源极之间提供相对较高的传导率的路径)。
SD4T NFET的操作由图3C和3D中的曲线图表示。图3C示出了即使当背栅极(Vws)被偏置在零伏时，前栅极电压(Vgs)是如何可提供高漏极电流的(而不必超过供应电压VDD)。类似地，图3D示出了即使当前栅极(Vgs)被偏置在零时，背栅极电压(Vws)是如何可以在低于VDD的电平提供高漏极电流的。
类似地，在SD4T PFET的情况下，当前栅极和背栅极两者的栅-源电压处于高偏置电压(例如VDD)时，4T PFET可以被关断。然而，当前栅极和背栅极之一或这两者被相对于源极偏置在低供应电压(例如0伏)(并且低于P-N结的导通电压)时，SD4T PFET可以被导通。
4T FET也可操作来响应于在电源范围内的前栅极和背栅极两者来提供低阻抗路径。这种器件在这里被称为“单栅极增强型器件”(SE)。
从而，在SE4T NFET的情况下，当前栅极和背栅极两者的栅-源电压处于高偏置电压(例如，小于p-n结正向偏置电压但是大于零)时，SE 4TNFET可以被导通(即，提供相对较低的传导率的路径)。然而，当一个栅极被偏置在零伏时，SE 4T NFET可以保持关断，而不论另一栅极的电压如何(假定在VDD内的有限操作电压范围)。
SE 4T NFET的操作由图3E和3F中的曲线图表示。图3E示出了当背栅极(Vws)被偏置到VDD时，前栅极电压(Vgs)是如何可提供高漏极电流的。然而，如果背栅极电压(Vws)被偏置到零伏，则前栅极电压(Vgs)将必须超过电源电压VDD以提供高漏极电流。类似地，图3F示出了即使当前栅极(Vgs)被偏置到VDD时，背栅极电压(Vws)是如何可提供高漏极电流的，但是当前栅极被偏置到零伏时，不能以低于VDD的电平提供高漏极电流。
当然，从以上讨论可以理解作为单栅极耗尽器件或单栅极增强器件的4T PFET的操作。也就是说，对于SE 4T PFET，如果一个栅极被偏置到低供应电压，则SE4T PFET只能通过以低供应电压驱动另一栅极来提供高漏极电流。如后面将描述的，根据实施例的4T JFET可以操作在中间模式中，而不仅仅是开关模式(即，导通或关断)。
这样，电路可包括互补4T JFET器件。也就是说，4T JFET器件可以使用n型和p型导电性两者。
如上所述，通过采用互补4T FET，可以利用比传统CMOS方法更少的器件来执行逻辑功能。尽管下面的实施例示出了具体的逻辑电路，但是这些电路仅仅是许多种可能实现方式的示例，本领域技术人员将理解这一点。本发明决不应当受限于这些具体示例。
现在参考图4A，给出了根据一个实施例的两器件逻辑电路的电路示意图，并且赋予通用标号400。逻辑电路400包括互补4T FET，包括4TPFET 410和4T NFET420。4T PFET 410可具有连接到电源Vdd的源极、连接到输出节点Vout的漏极、连接到第一输入节点Vin1的前栅极、以及连接到第二输入节点Vin2的背栅极(例如阱)。4T NFET 420可具有连接到地端子的源极、连接到输出节点Vout的漏极、连接到第一输入节点Vin1的前栅极、连接到第二输入节点Vin2的背栅极(阱)、以及连接到低电源电平Vss的源极。
第一输入节点Vin1可以在概念上视为连接到4T FET(410和420)的“前栅极”。第二输入节点Vin2可以在概念上视为连接到4T FET(410和420)的“背栅极”。
提供给逻辑电路400和从逻辑电路400输出的逻辑电平可以实质上是视为逻辑1的电源电压Vdd，并且逻辑0可以实质上是地或零伏。两器件逻辑电路400可以根据下面的表1中所示的真值表来动作。
表1
 
Vin1 Vin2 Vout
0 0 Vdd
Vdd 0 Vdd
0 Vdd Vdd
Vdd Vdd 0
从上表可以理解，两器件逻辑电路400可针对一个信号来提供反相器的逻辑功能(通过将另一信号维持在恒定电平)。然而，仅结合了两个器件的统一逻辑电路400还充当NAND门。这与传统的互补金属氧化物半导体(CMOS)NOR门形成尖锐对比，后者可能需要四个晶体管(两个n沟道MOSFET和两个p沟道MOSFET)。这样，利用互补4T JFET器件，两器件电路400可以利用比CMOS实现方式更少的晶体管来提供等同的功能。这样，相比于传统CMOS方法，可以减小集成电路的大小。
将会理解，在以上布置中，4T NFET 420操作为单栅极增强型器件，而4T PFET 410操作为单栅极耗尽型器件。
图4B示出了与图4A类似的另一个两器件电路440。然而，在图4B中，4T PFET 442可以是单栅极耗尽(SD)器件，而4T NFET 444可以是单栅极增强(SE)器件。从以上讨论中将会理解，电路440可以操作为NOR门。同样，与将包括四个MOS晶体管的CMOS实现方式相比，这种器件可包括两个4T FET器件。
图4C示出了根据一个实施例的三器件逻辑电路的电路示意图，该逻辑电路被赋予通用标号450。逻辑电路450包括三个4T FET，包括4TPFET452、第一4T NFET 454和第二4T NFET 456。4T PFET 452可具有连接到电源Vdd的源极、连接到输出节点Vout的漏极、连接到第一输入节点Vin1的前栅极、以及连接到第二输入节点Vin2的背栅极(例如阱)。
与图4A或4B的布置不同，在图4C的实施例中，4T FET都是SD4TFET。因此，第一4T NFET 454可具有连接到输出节点Vout的漏极、连接到4T NFET456的漏极的源极、连接到第一输入节点Vin1的前栅极和背栅极。第二4T NFET 456可具有连接到低电源节点Vss的源极、连接到第二输入节点Vin2的前栅极和背栅极。
在以上布置中，三晶体管电路可以操作为NOR门。图4D示出了根据又一个实施例的三器件逻辑电路460的电路示意图。逻辑电路460包括三个4T FET，包括第一4T PFET 462、第二4T PFET 464和4T NFET 466。第一4T PFET 462可具有连接到电源Vdd的源极、连接到第二4T PFET464的源极的漏极、连接到第一输入节点Vin1的前栅极、以及连接到低逻辑电平“LOGIC LOW”的背栅极(例如阱)。第二4T PFET 464可具有连接到输出节点Vout的漏极、连接到第二输入节点Vin2的前栅极、以及连接到“LOGIC LOW”的背栅极。
同样，与图4A和4B的布置不同，在图4D的实施例中，所有4T FET都是单栅极耗尽器件。
在以上布置中，三晶体管电路可以操作为NAND门。这样，逻辑电路可以仅由SD型4T FET形成。
作为SE或SD器件的4T FET的操作可以实现传统CMOS逻辑电路和这里所公开的利用4T FET形成的逻辑电路之间的相对简单的转化。这种转化的一个示例在图4E至4H中示出。
图4E示出了具有彼此并联布置的源极-漏极路径的两个CMOS p沟道MOSFET的逻辑功能如何可以被转化为单个SD4T PFET 470。类似地，图4F示出了具有彼此并联布置的源极-漏极路径的两个CMOS n沟道MOSFET的逻辑功能如何可以被转化为单个SD4T NFET 472。
图4G示出了具有彼此串联布置的源极-漏极路径的两个CMOS p沟道MOSFET的逻辑功能如何可以被转化为单个SE4T PFET 474。类似地，图4H示出了具有彼此串联布置的源极-漏极路径的两个CMOS n沟道MOSFET的逻辑功能如何可以被转化为单个SE4T NFET 476。
当然，在以上示例中，4T FET被理解为在以上给出的有限电压电平(而不是标准CMOS电平)内进行操作。
图4I示出了将包括六个MOSFET晶体管的三输入CMOS NAND门如何可以被转化为具有四个4T FET的电路。具体而言，传统的3输入CMOS NAND门将包括三个PMOS器件，这些PMOS器件具有在高电源电压和输出节点之间彼此并联布置的源极-漏极路径。这三个PMOS器件可以被转化为具有彼此并联布置的源极-漏极路径的SD4T PFET 492和4TPFET 494。4T PFET 494可以是SD或SE器件。
类似地，传统的3输入CMOS NAND门将包括三个NMOS器件，这些NMOS器件具有在输出节点和低电源节点之间彼此串联布置的源极-漏极路径。这三个NMOS器件可以被转化为具有彼此串联布置的源极-漏极路径的一个SE4T NFET 496和4T NFET 498。4T NFET 498可以是SD或SE器件。
现在参考图5，给出了根据一个实施例的更复杂逻辑电路的电路示意图，该电路被赋予通用标号500。复杂逻辑电路500可具有三个输入端子(Vin1至Vin3)，并且经由输出端子Vout提供输出信号。
复杂逻辑电路500可包括4T PFET(510和520)和4T NFET(530和540)。注意在图5的配置中，当4T FET仅由它们的前栅极控制时，电路布置遵循2输入NAND门的布置。然而，当一个或多个这种器件分别由前栅极和背栅极控制时，可以实现不同的电路功能。在所示的示例中，除了4T NFET 530的源极可以连接到4T NFET 540的漏极之外，4T FET(510和530)可以实质上按与图4的两输入反相器400相同的方式配置。4TFET(510和530)的前栅极可以连接到第一输入节点Vin2。4T FET(510和530)的背栅极可以连接到第二输入节点Vin3。4T PFET 520可具有连接到电源Vdd的源极、连接到输出节点Vout的漏极和连接到输入节点Vin1的前栅极，4T NFET 540可具有连接到JFET 530的源极的漏极、连接到地的源极、以及连接到第一输入节点Vin1的前栅极。
注意，4T FET(520和540)可以被配置为操作在三端子模式中。例如，4T PFET 520可将背栅极连接到地，从而允许前栅极控制器件的操作。类似地，4T NFET 540可将背栅极连接到高电源Vdd，从而允许前栅极控制器件的操作。
复杂逻辑电路500可以根据下面的表II中所示的真值表进行操作。
表II
 
Vin1(A) Vin2(B) Vin3(C) Vout(Q)
0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 1
 
1 1 0 0
1 0 1 0
1 1 1 0
表II的真值表的布尔逻辑式为：
Q = ( A + B ) · ‾ C
这样，利用互补4T FET可以创建各种静态逻辑门功能，与MOS型器件相比，这可具有极大减小的器件电流。
本发明并不限于静态逻辑实现方式。其他实施例可以涉及动态逻辑电路。许多种可能动态逻辑电路中的一种在图6的电路示意图中给出，并且被赋予通用标号600。
动态逻辑门600可以经由第一至第四输入节点Vin1至Vin4接收输入信号，并接收时钟信号。输出信号可以在输出节点Vout处提供。或者，4T PFET 610可具有连接到Vdd的背栅极。动态逻辑门600可包括4TPFET 610、若干4T NFET(620、630和640)、放电4T NFET 650以及反相器IV600。
4T PFET 610可具有共同连接到时钟输入clock的前栅极和背栅极、连接到电源Vdd的源极、以及连接到反相器IV600的输入端的漏极。4TNFET 620可具有连接到反相器IV600的输入端的漏极、连接到4T NFET630的漏极的源极、以及连接到第四输入节点Vin4的前栅极。4T NFET630可具有连接到第二输入节点Vin2的前栅极、连接到第三输入节点Vin3的背栅极、以及连接到4T NFET 640的漏极的源极。4T NFET 640可具有连接到第一输入节点Vin1的栅极和连接到4T NFET 650的源极。4TNFET 650可具有共同连接到时钟节点clock的前栅极和背栅极以及连接到地的源极。或者，4T NFET 650可具有连接到地的背栅极。
4T NFET 620和640也可以被配置为操作在如上所述的三端子模式中。
反相器IV600可以在输出节点Vout处提供输出信号。
仍然参考图6，动态逻辑门600可以形成多米诺(domino)型逻辑电路。当节点clock处的时钟信号处于低逻辑电平时，4T PFET 610可以处于低阻抗状态，并且反相器IV600的输入可以被预先充电到高电平，而4TNFET 650可以处于高阻抗状态。随后，当节点clock处的时钟信号转变到高逻辑电平时，4T PFET 610可以被置于高阻抗状态中，而4T NFET 650可以被置于低阻抗状态中。在4T NFET 650处于低阻抗状态的情况下，剩余的4T NFET(620、630和640)或者可以将反相器IV600的输入拉到低电平，或者可以将反相器IV600的输入保持在预充电(高)状态，这是根据输入节点Vin1至Vin4处的逻辑值实现的。
动态逻辑门600可以形成以下逻辑功能，其中Vin1＝A、Vin2＝B、Vin3＝C、Vin4＝D并且Vout＝Q：
Q＝A·(B+C)·D
然而，通过配置其他4T NFET(例如，620或640)中的任何一个使其操作在四端子模式中，可以实现其他的复杂逻辑功能。作为许多种可能功能中的一种，如果4T NFET 640被修改为在其背栅极处接收输入信号(E)并且4T NFET 620被修改为在其背栅极处接收输入信号(F)，则可以创建具有以下逻辑功能的更复杂动态逻辑门：
Q＝(A+E)·(B+C)·(D+F)
类似于图6中所示的动态逻辑门可具有利用更少的器件(JFET)形成复杂逻辑功能的优点。此外，通过提供4T FET(例如650)作为与逻辑判定器件(例如，620、630和640)串联形成的使能器件，可以减少毛刺(glitch)和功耗。
现在参考图7，以电路示意图形式给出了根据一个实施例的动态逻辑门，该逻辑门被赋予通用标号700。
动态逻辑门700可以在时钟输入clock处接收时钟信号，在第一至第四输入节点Vin1至Vin4处接收输入信号，并提供输出信号Vout。动态逻辑门700可包括4T PFET710、4T NFET(720、730和740)以及反相器IV700。
4T PFET 710可具有连接到电源节点Vdd的源极、连接到反相器IV700的输入端的漏极，并且可具有共同耦合到时钟节点clock的前栅极和背栅极。4T NFET 720可具有连接到反相器IV700的输入端的漏极、连接到4T NFET 730的漏极的源极、连接到输入节点Vin4的前栅极、以及连接到输入节点Vin3的背栅极。4T NFET 730可具有连接到输入节点Vin1的前栅极、连接到输入节点Vin2的背栅极、以及连接到4T NFET 740的漏极的源极。4T NFET 740可具有共同连接到时钟节点clock的前栅极和背栅极以及连接到地的源极。反相器IV700可以在节点Vout处提供输出信号。
动态逻辑门700以与图6的动态逻辑门600相同的方式，操作为由节点clock处的时钟信号进行钟控的多米诺逻辑电路。然而，如果节点Vin1处的输入信号对应于“A”，节点Vin2处的输入信号对应于“B”，节点Vin4处的输入信号对应于“/A”(A的反相)并且节点Vin3处的输入信号对应于“/B”(B的反相)，则动态逻辑门可以形成异或(XOR)门。这种门可以根据以下关系来动作，这种关系通常被认为是异或(XOR)功能：
Q＝(A+B)·(/A+B)或者 Q = ( A · B + / A · B ) = A ⊕ B
本发明并不限于具有以单个阈值电压操作的器件的逻辑电路。通过改变一个栅极(例如，背栅极或前栅极)，可以改变4T FET的阈值电压。实现这一技术的许多种可能电路中的一种在图8A至8C中示出。图8A示出了利用标准MOSFET技术实现的传统数据切换器(data switch)800的一部分。N沟道MOSFET(NMOS)晶体管T80和T81被用于操纵去往反相缓冲器B80的数据DATA X。反相缓冲器B80可以在反相缓冲器B80的输入电压超过反相缓冲器的切换阈值(Vs)时切换输出值电平。当DATAX到达高供应电压Vdd(conv)时，在反相缓冲器B80的输入处的电压可以是Vdd(conv)-Vth，其中Vth是晶体管T80和T81的阈值电压。电压Vdd(conv)可以是传统的高电源电压电平，而不是在各种实施例中所提及的VDD电平。给定[Vdd(conv)-Vth]>Vs，则反相缓冲器切换输出值。
图8B示出了根据本发明的一个实施例的数据切换器。在图8B中，可以使用单个4T NFET器件来代替两个NMOS晶体管。在所示示例中，数据切换器802可包括4T NFET T0，其具有耦合在输入节点DATA X和对反相缓冲器B0的输入之间的源极-漏极路径。通过利用输入Va和Vb选择性地偏置前栅极和/或背栅极来改变4T NFET T0的阈值电压，可以实现复用操作。在所示的具体示例中，背栅极可以被利用Vb来偏置以改变4TNFET所表现出的阈值电压。更详细地说，当背栅极偏置电压Vb为低时，阈值电压(Vth)可以相对较高，并且所得到的对反相缓冲器B0的最大输入电压(Vin)可以被限制如下：
Vb＝Low，Vth＝Vt_high，Vin_1＝Vdd-Vt_high
在该偏置布置中，如果Vin_1<Vs，则反相缓冲器B0不进行切换。
然而，当背栅极偏置电压Vb为高时，阈值电压(Vth)可以相对较低，并且所得到的对反相缓冲器B0的输入电压(Vin)可以被增大如下：
Vb＝High，Vth＝Vt_low，Vin_2＝Vdd-Vt_low
(其中，Vt_high>Vt_low)。
在该偏置布置中，如果Vin_2<Vs，则反相缓冲器B0改变状态。
图8C示出了类似于图8B所示的电路的响应。
这样，任何一个栅极(例如，前栅极或背栅极)都可以被偏置以引入电路的4T JFET器件中的阈值电压变化。
现在参考图9A，以框图形式示出了根据一个实施例的又一电路，该电路被赋予通用标号900。图9A示出了4-1复用器(MUX)的一个示例。4-1MUX 900可包括2-1MUX 902、904和906。4-1MUX 900可以接收输入信号(X0至X3)以及选择信号(A0和A1)，并提供输出信号OUT。2-1MUX 902可以接收输入信号(X0和X1)以及选择信号A0，并提供输出作为对2-1MUX 906的一个输入。2-1MUX 904可以接收输入信号(X2和X3)以及选择信号A0，并提供输出作为对2-1MUX 906的另一输入。2-1MUX 906可以接收选择信号A1并提供输出信号OUT。
4-1MUX 900可以根据选择信号(A0至A1)的值进行操作以将四个输入信号(X0至X3)之一传递到输出信号OUT。
现在参考图9B，给出了传统的CMOS4-1MUX的电路示意图，该电路被赋予通用标号910。传统的CMOS4-1MUX 910具有与4-1复用器900相同的逻辑功能。
传统的CMOS4-1复用器910包括2-1MUX 902b、904b和906b。传统的CMOS4-1MUX 910接收输入信号(X0至X3)以及互补选择信号(A0、/A0和A1、/A1)，并提供输出信号OUT。2-1MUX902b接收输入信号(X0和X1)以及互补选择信号(A0和/A0)，并提供输出作为对2-1MUX 906的一个输入。2-1MUX 904b接收输入信号(X2和X3)以及互补选择信号(A0和/A0)，并提供输出作为对复用器906的一个输入。2-1MUX 906b接收互补选择信号(A1和/A1)，并提供输出信号OUT。
现在参考图9C，给出了根据一个实施例的4-1MUX的电路示意图，该电路被赋予通用标号930。4-1复用器930使用4T互补FET。
4-1MUX 930可以接收输入信号(X0至X3)以及互补选择信号(A0、/A0和A1、/A1)，并提供输出信号OUT。4-1MUX 930具有与图9A和9B的4-1复用器(900和910)相同的逻辑功能。
4-1MUX 930可包括4T NFET 932、934、936和938以及缓冲器940。4T NFET(932、934、936和938)可以各自是具有前栅极和背栅极的四端子n沟道JFET。
4T NFET 932可具有连接来接收选择信号A0的前栅极、连接来接收选择信号A1的背栅极、连接来接收输入信号X0的第一漏极/源极、以及连接到缓冲器940的输入端的第二漏极/源极。4T NFET 934具有连接来接收选择信号/A0的前栅极、连接来接收选择信号A1的背栅极、连接来接收输入信号X1的第一漏极/源极、以及连接到缓冲器940的输入端的第二漏极/源极。4T NFET 936具有连接来接收选择信号A0的前栅极、连接来接收选择信号/A1的背栅极、连接来接收输入信号X2的第一漏极/源极、以及连接到缓冲器940的输入端的第二漏极/源极。4T NFET 938具有连接来接收选择信号/A0的前栅极、连接来接收选择信号/A1的背栅极、连接来接收输入信号X3的第一漏极/源极、以及连接到缓冲器940的输入端的第二漏极/源极。缓冲器940提供输出信号OUT。
四输入复用器930可以根据表III中所示的真值表进行操作。
表III
 
A1 A0 OUT
 
0 0 X3
0 1 X2
1 0 X1
1 1 X0
可以看出，4-1复用器930与传统的CMOS4-1复用器910相比可以充分地减少器件数目。
本发明的各种实施例也可用于在特定节点处施加高阻抗状态。一个这样的电路的示例在图10中示出。
图10是根据一个实施例的三态驱动器的电路示意图，该三态驱动器被赋予通用标号1000。
三态驱动器1000接收输入信号Vin和三态使能信号Vtristate，并提供输出信号Vout。三态驱动器1000可包括4T NFET 1010和4T PFET1020。4T NFET 1010具有连接来接收输入信号Vin的前栅极、连接来接收互补三态使能信号/Vtristate的背栅极、连接到输出信号Vout的漏极、以及连接到地的源极。4T PFET 1020具有连接来接收输入信号Vin的前栅极、连接来接收三态使能信号Vtristate的背栅极、连接到电源Vdd的源极、以及连接到输出信号Vout的漏极。
当三态使能信号Vtristate为逻辑低并且互补三态使能信号/Vtristate为逻辑高时，三态驱动器1000可以操作为驱动器/反相器。然而，当三态使能信号Vtristate为逻辑高并且互补三态使能信号/Vtristate为逻辑低时，三态驱动器1000可以处于三态状况，因为4T FET 1020和1010可以被置于高阻抗状态中。
这样，互补4T FET可以用于将电路节点置于高阻抗状态中。
本发明还可以用于数据值的动态存储。一个这样的示例在图11A中示出。
图11A是根据一个实施例的触发器的电路示意图，该触发器被赋予通用标号1100。
触发器1100可以接收输入信号(Vin1和Vin2)分别作为节点N3和N4处的输入。触发器1100包括4T NFET(1120和1140)以及4T PFET(1110和1130)。4T PFET 1110具有连接到节点N3的前栅极、连接到内部锁存节点N2的背栅极、连接到电源Vdd的源极、以及连接到内部锁存节点N1的漏极。4T NFET 1120具有连接到节点N1的前栅极、连接到内部锁存节点N2的背栅极、连接到地的源极、以及连接到内部锁存节点N1的漏极。4T PFET 1130具有连接到节点N4的前栅极、连接到内部锁存节点N1的背栅极、连接到电源Vdd的源极、以及连接到内部节点N2的漏极。4T NFET 1140具有连接到节点N4的前栅极、连接到内部节点N1的背栅极、连接到内部节点N2的漏极、以及连接到地的源极。
4T JFET(1110和1120)可以形成第一反相电路，4T JFET(1130和1140)可以形成第二反相电路。第一反相电路可以提供内部节点N1作为对第二反相电路在背栅极处的输入的输出，而第二反相电路提供内部节点N2作为对第一反相电路在共同耦合的背栅极处的输入的输出。这样，可以形成锁存电路。
将会理解，任何一个输入信号(Vin1和Vin2)或者互补形式的这两个信号可以用于向触发器1100中写入数据值。
图11B示出了类似于图11A中所示的触发器的一种具体应用。图11B是两端口存储单元1150的示意性框图。在所示示例中，两端口存储单元1150可包括类似于图11A的触发器1100。这种触发器1100可包括通过4T NFET 1156连接到位线/BL2的节点N1、通过4T NFET 1152连接到位线BL2的节点N2、通过4T NFET 1154连接到位线BL1的节点N3、以及通过4T NFET 1158连接到位线/BL1的节点N4。
器件1152和1156可具有共同连接到第一字线1160的栅极。器件1154和1158可具有共同连接到第一字线1162的栅极。在这种布置中，触发器1100可以经由字线1162以及位线BL1和/BL1(或者经由字线1160以及位线BL2和/BL2)而被访问以进行读写操作。
本发明也可以用于检测不同周期性信号之间的变差(variation)。这种实施例可以有利地使用4T FET的两个端子。这种布置的示例在图12A至12D中示出。
参考图12A，给出了根据一个实施例的超前相位检测器的电路示意图，该超前相位检测器被赋予通用标号1200。
超前相位检测器1200可以接收时钟信号CLK和参考时钟信号/CLKR，并且可以提供超前信号/LEAD。超前相位检测器1200可包括4TNFET1202和负载1204。4T NFET 1202可以在前栅极处接收时钟信号CLK，并在背栅极处接收参考时钟信号/CLKR。4T FET 1202可具有连接到地的源极和连接来提供超前信号/LEAD的漏极。负载1204可以连接在电源Vdd和提供超前信号/LEAD的节点之间。
参考图12B，给出了根据一个实施例的滞后相位检测器的电路示意图，该滞后相位检测器被赋予通用标号1210。
滞后相位检测器1210可以接收时钟信号/CLK和参考时钟信号CLKR，并且可以提供滞后信号/LAG。滞后相位检测器1210可包括4TNFET 1212和负载1214。4T NFET 1212可以在前栅极处接收时钟信号/CLK，并在背栅极处接收参考时钟信号CLKR。4T NFET 1212可具有连接到地的源极和连接到滞后信号/LAG的漏极。负载1204可以连接在电源Vdd和提供滞后信号/LAG的节点之间。
现在参考图12C，该定时图示出了图12A的超前相位检测器1200的操作。当时钟信号CLK超前于参考时钟信号CLKR(参考时钟信号/CLKR是参考时钟信号CLKR的反相)时，4T NFET 1202可以被导通，并且超前信号/LEAD可以在超前时间量内转变为低。
现在参考图12D，给出了图示滞后相位检测器1210的操作的定时图。当时钟信号CLK(时钟信号/CLK是时钟信号CLK的反相)滞后于参考时钟信号CLKR时，4T NFET 1212被导通，并且滞后信号/LAG在滞后时间量内转变为低。
各种实施例还可包括逻辑块控制电路。
现在参考图13A，以示意性框图的形式给出了根据一个实施例的双模式逻辑电路，该电路被赋予通用标号1300。双模式逻辑电路1300可包括低功率逻辑电路1310和可变速度逻辑电路1320。低功率逻辑电路1310可以接收定时信号Timing Signal，并且可提供使能信号Enable。可变速度逻辑电路1320可以接收使能信号Enable和逻辑输入Log.Inputs，并且可以基于逻辑输入Log.Inputs的逻辑值提供一个或多个输出OUTPUT。
现在参考图13B，给出了图示根据一个实施例的双模式逻辑电路1300的操作的定时图。当定时信号Timing Signal是不活动的时，低功率逻辑电路1310提供具有不活动电平的使能信号Enable。例如，当集成电路处于低功率模式并且/或者低功率逻辑电路1310不在输出任何有效信号时，使能信号Enable可以是不活动的。
当使能信号Enable处于低逻辑电平时，可变速度逻辑电路1320可以操作在低功率模式中，或者操作在慢模式中。
相反地，当定时信号是活动的时，低功率逻辑电路1310可以提供活动的使能信号Enable。例如，当集成电路处于高功率模式并且/或者低功率逻辑电路1310正输出有效信号时，使能信号Enable可以是活动的。
当使能信号Enable为活动的时，可变速度逻辑电路1320可以从慢模式切换到快模式(即，更高的开关电流)。这样，例如当定时并不关键或者逻辑输入还未稳定时，可变速度逻辑电路1320可以操作在低功率模式中，并且功耗可以被降低。
可变速度逻辑电路1320可包括4T FET器件，并且使能信号Enable(或其反相，这取决于器件的导电性)可以被提供给所选的JFET器件的一个栅极(优选是背栅极)，以调制所选器件的驱动强度。这样，可以按预定的倍数(at predetermined times)增加快速逻辑电路的功耗和速度。
现在参考图14，以示意性框图的形式示出了类似于图13A中的1320的双模式逻辑的一个示例，该双模式逻辑由通用标号1400指定。双模式逻辑1400可包括一组4T PFET 1402和一组4T NFET 1404。在组1402内，每个4T PFET的一个栅极可以接收输入信号或者连接到内部逻辑节点以提供所需功能。同时，每个这种4T PFET的另一个栅极可以通过切换电路1406连接到两个低偏置电压Vbias LO1或Vbias LO2之一。低偏置电压Vbias LO2可以在电位上低于Vbias LO1。
仍然参考图14，在组1404内，每个4T NFET的一个栅极可以接收输入信号或者连接到内部逻辑节点提供以提供所需功能。同时，每个这种4TNFET的另一个栅极可以通过切换电路1408连接到两个高偏置电压VbiasHI1或Vbias HI2之一。高偏置电压Vbias HI2可以在电位上高于VbiasHI1。
每个切换电路1406和1408可以基于信号Enable和其互补信号/Enable来向相应的偏置电压提供低阻抗路径。
这样，在第一操作模式(例如，低功率、低速度)中，4T FET可具有受栅极电压Vbias LO1和Vbias HI1影响的沟道传导率。然而，在第二操作模式(例如，高功率、高速度)中，4T FET可具有受栅极电压VbiasLO2和Vbias HI2影响的沟道传导率，这可以相比于第一操作模式增大沟道传导率。
注意，根据这些实施例的4T JFET器件可包括栅极和源极/漏极之间的p-n结。由此，电源电压可以被设置为不超过0.6伏以防止这些结的正向偏置。电源电压可以基本上低于0.6伏。
根据本发明的其他实施例，4T JFET器件可以形成用于各种应用(包括但不限于信号生成和/或信号处理)的模拟电路。这些实施例的许多种可能示例中的两种在图15和16中示出。
参考图15，以示意性框图的形式示出了调幅(AM)电路，该AM电路由通用标号1500指定。AM电路1500可包括4T NFET 1502、用于前栅极的第一偏置电路1504、偏置/负载电路1506、以及用于背栅极的第二偏置电路1508。偏置电路1504至1508可以偏置4T NFET 1502以操作在线性模式中。线性模式区域意味着漏极电流线性与输入电压成比例。
4T NFET可以在前栅极处接收第一输入信号Vi1，在背栅极处接收第二输入信号Vi2，并在漏极和偏置/负载电路1506之间的节点处提供输出信号Vout。
图15的电路的操作在图16中示出。信号Vi1可以是周期性载波信号。信号Vi2可以是数据信号。随着数据信号Vi2变化，4T NFET的沟道阻抗将相应变化。结果，在4T NFET 1502的漏极处流动的电流(以及因此由偏置/负载电路1506生成的电位)将变化，从而调制输入信号以生成调幅输出信号Vout。漏极电流(Id)可以遵循以下关系：
Id＝K1Vi1+K2Vi2
其中K1是相对于前栅极的线性传输特性，K2是相对于背栅极的线性传输特性。
当然，实施例并不限于使4T JFET器件操作在线性操作模式中。其他实施例可包括操作在非线性模式中的4T JFET器件。许多种可能示例中的一种在图17中示出。
图17示出了单级放大器/解调器电路1700，其具有4T NFET 1702、第一偏置电路1704、偏置/负载电路1706、第二偏置电路1708和滤波器电路1710。
在图17的布置中，4T NFET可以被偏置为操作在非线性模式中。结果，漏极电流遵循以下关系：
Id＝K1Vi1a+K2Vi2b
其中a≠1且b≠1。
在所描述的应用中，输入信号可以如下变化，从而导致在4T NFET1702的漏极处的电压(Vo1)如下所示：
Vi1＝V01sin(ω1t+φ1)
Vi2＝V02sin(ω2t+φ2)
Vo1＝f{(ω1+ω2)，(ω1-φ2)...}
滤波器电路1710可以随后对信号Vo1滤波以输出所需频率分量。仅作为一个示例，滤波器电路1710可以操作为低通滤波器以生成如下的输出信号Vo2：
Vo2＝f(ω1-ω2)
或者，滤波器电路1710可以操作为高通/带通滤波器以生成如下的输出信号Vo2：
Vo2＝f(ω1+ω2)
在又一实施例中，本发明也可以用于脉宽调制。一个这样的示例在图18A中示出。
现在参考图18A，给出了根据一个实施例的脉宽调制电路的电路示意图，该电路被赋予通用标号1800。
脉宽调制电路1800可以接收输入信号Vi和参考信号Vref，并且可以提供经调制的输出信号Vout。脉宽调制电路1800可包括偏置电路1810、偏置负载1820和4T NFET 1830。偏置电路1810可以在一个端子处接收电源Vdd，并且可以连接到4T NFET 1830的前栅极。4T NFET 1830可以在前栅极处接收输入信号Vi，并在背栅极处接收参考信号Vref。4T NFET1830可具有连接到提供输出信号Vout的节点的漏极和连接到地的源极。偏置负载1820可以在一个端子处接收电源Vdd，并且可以使另一个端子连接到提供输出信号Vout的节点。
现在参考图18B，给出了图示根据一个实施例的脉宽调制电路1800的操作的定时图。
偏置电路1810可以向4T NFET 1830的前栅极提供DC偏移偏置(offset bias)。输入信号Vi可以向DC偏移偏置提供AC信号。DC偏移偏置电压可以是相对于4T NFET 1830的阈值电压进行选择的。参考信号Vref可以被提供给4T NFET的背栅极以调制4T NFET 1830的前栅极阈值电压。
输入信号Vi的占空比可以被相应调制以提供经调制的输出信号Vout。这可以在图18B中图示，当参考信号Vref处于相对较低的电压电平时，4T NFET 1830的前栅极阈值电压可以移动超过由偏置电路1810提供的DC偏置，并且输出信号Vout可具有较窄的低脉宽，如时间t1和t2之间所示。然而，当参考信号Vref处于相对较高的电压电平时，4T NFET1830的前栅极阈值电压可以移动到低于由偏置电路1810提供的DC偏置，并且输出信号Vout可具有较宽的低脉宽，如时间t3和t4之间所示。这样，脉宽调制电路1800通过实质上使用相交方法(intersective method)来调制输入信号Vi的脉宽，该相交方法基于输入信号Vi和4T NFET 1830的经调制阈值电压的相交来确定经调制的输出信号。
这样，4T JFET可以操作在线性模式或非线性模式中以提供各种模拟电路功能。在以上描述中，出于说明目的，给出了大量的具体细节以提供对本发明的透彻理解。然而，对于本领域技术人员来说很明显的是，没有这些具体细节也可以实现本发明。在其他实例中，公知的电路、结构和技术可以不详细示出并且可以以框图形式示出，以避免不必要地模糊对该描述的理解。
说明书中提到“一个实施例”或“实施例”是指结合该实施例所描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在说明书中的各个位置处出现的短语“在一个实施例中”并不一定指的是同一实施例。这里所用的术语“耦合”或“电连接”可包括通过一个或多个中介组件的直接或间接连接。
另外，将会理解，本发明的实施例可以在缺乏未在这里具体公开的某一元件或步骤的情况下实现。本发明的创造性特征可以包括对某一元件的去除。
尽管已详细描述了这里给出的各种具体实施例，但是也可以对本发明进行各种改变、替换和变更，而不脱离本发明的精神和范围。因此，本发明仅仅由所附权利要求限定。

Claims (22)

1.一种逻辑电路，包括：
至少一个输入节点；
至少一个输出节点；以及
耦合在所述至少一个输入节点和输出节点之间的至少一个结型场效应晶体管(JFET)，该结型场效应晶体管包括第一传导类型的第一栅极和第二栅极以及所述第一栅极和第二栅极之间的第二传导类型的沟道区域，所述沟道区域将源极区域连接到漏极区域，所述源极区域和所述漏极区域都是所述第二传导类型的。
2.如权利要求1所述的逻辑电路，其中
所述JFET选自由n沟道器件和p沟道器件构成的群组。
3.如权利要求1所述的逻辑电路，其中：
所述逻辑电路包括具有第一和第二栅极的多个JFET，这多个JFET包括至少一个n沟道JFET和至少一个p沟道JFET，所述至少一个n沟道JFET具有耦合在第一内部节点和低电源节点之间的源极-漏极路径，所述至少一个p沟道JFET具有耦合在第一内部节点和高电源节点之间的源极-漏极路径。
4.如权利要求3所述的逻辑电路，其中：
所述至少一个p沟道JFET具有耦合到第一输入节点的前栅极和连接到第一预定电位的背栅极，并且所述至少一个n沟道JFET具有耦合到所述第一输入节点的前栅极和连接到第二预定电位的背栅极，所述第一内部节点耦合到所述输出节点，并且所述逻辑电路提供反相器功能。
5.如权利要求1所述的逻辑电路，其中：
所述逻辑电路包括第一传导类型的至少一个JFET和第二传导类型的至少一个JFET，
所述第一传导类型的JFET是单栅极耗尽型器件，其响应于在所述第一传导类型的JFET的前栅极或背栅极处的第一逻辑电平而提供低阻抗路径，并且
所述第二传导类型的JFET是单栅极增强型器件，其仅仅响应于在所述第二传导类型的JFET的前栅极或背栅极处的第二逻辑电平而提供低阻抗路径。
6.如权利要求1所述的逻辑电路，其中：
所述逻辑电路包括具有第一和第二栅极的多个JFET，这多个JFET包括第一沟道传导类型的多个JFET和第二沟道传导类型的多个JFET，所述第一沟道传导类型的多个JFET中的每个JFET具有耦合在第一电源节点和内部节点之间的源极-漏极路径，所述第一沟道传导类型的至少一个JFET具有耦合到第一输入节点的前栅极和耦合到第二输入节点的背栅极，并且所述第二沟道传导类型的多个JFET中的每个JFET具有彼此串联布置在所述内部节点和第二电源节点之间的源极-漏极路径，所述第二沟道传导类型的至少一个JFET具有耦合到所述第一输入节点的前栅极和耦合到所述第二输入节点的背栅极。
7.如权利要求1所述的逻辑电路，其中：
所述至少一个JFET包括
至少一个动态预充电JFET，所述至少一个动态预充电JFET具有耦合到电源节点的源极-漏极路径以及共同连接到时钟信号的前栅极和背栅极，所述时钟信号在逻辑电平之间周期性地变化，以及
至少一个逻辑确定JFET，所述至少一个逻辑确定JFET具有与动态预充电JFET的源极-漏极路径串联耦合的源极-漏极路径、耦合到第一输入信号节点的前栅极、以及耦合到第二输入信号节点的背栅极。
8.如权利要求1所述的逻辑电路，其中：
所述至少一个JFET包括输入切换JFET，所述输入切换JFET具有耦合到第一输入节点的源极-漏极路径的第一端、耦合到第一信号节点的前栅极、以及连接到第二信号节点的背栅极，所述第一输入节点和所述第二输入节点改变所述至少一个JFET的阈值电压；并且
具有耦合到所述源极-漏极路径的第二端的输入的驱动器电路基于所述至少一个JFET的阈值电压而在至少第一和第二电平之间驱动驱动器输出信号。
9.如权利要求1所述的逻辑电路，其中：
所述至少一个JFET包括
第一JFET，所述第一JFET具有耦合在第一输入节点和第一输出节点之间的源极-漏极路径、耦合来接收第一复用器(MUX)控制信号的前栅极、以及耦合来接收第二MUX控制信号的背栅极，以及
第二JFET，所述第二JFET具有耦合在第二输入节点和所述第一输出节点之间的源极-漏极路径、耦合来接收反相第一MUX控制信号的前栅极、以及耦合来接收反相第二MUX控制信号的背栅极。
10.如权利要求1所述的逻辑电路，其中：
所述前栅极或背栅极之一耦合来接收将所述至少一个JFET置于相对较高阻抗状态中的三态信号，并且所述前栅极或背栅极中的另外一个耦合来接收输入信号。
11.如权利要求1所述的逻辑电路，其中：
所述至少一个JFET包括
第一沟道传导类型的第一JFET，其具有耦合到第一供应节点的源极、耦合到第一锁存节点的漏极、以及耦合到第一输入节点的栅极，
所述第一沟道传导类型的第二JFET，其具有耦合到所述第一供应节点的源极、耦合到第二锁存节点的漏极、以及耦合到第二输入节点的栅极，
第二沟道传导类型的第一JFET，其具有耦合到第二供应节点的源极、耦合到所述第一锁存节点的漏极、以及耦合到所述第一输入节点的栅极，以及
所述第二沟道传导类型的第二JFET，其具有耦合到所述第二供应节点的源极、耦合到所述第二锁存节点的漏极、以及耦合到所述第二输入节点的栅极。
12.如权利要求1所述的逻辑电路，其中：
所述至少一个JFET包括多个JFET，每个这样的JFET具有耦合来接收使能信号的背栅极，所述使能信号在第一操作模式中增大所述沟道的传导率，并且在第二操作模式中减小所述沟道的传导率。
13.如权利要求1所述的逻辑电路，其中：
所述至少一个JFET包括形成在半导体衬底上的第一传导类型的多晶硅栅极，所述半导体衬底包括所述沟道区域、漏极区域、源极区域和第二栅极。
14.如权利要求1所述的逻辑电路，其中：
所述至少一个JFET包括形成在所述沟道区域的第一侧上的第一传导类型的第一多晶硅栅极，以及形成在与所述沟道区域的第一侧相对的、所述沟道区域的第二侧上的第一传导类型的第二多晶硅栅极。
15.一种通过两个独立控制的控制端子的操作来改变晶体管沟道的传导率的电路，包括：
至少一个结型场效应晶体管(JFET)，所述至少一个JFET具有耦合到信号输出节点的源极-漏极路径、耦合来接收第一输入信号的第一传导类型的第一栅极和耦合来接收不同于所述第一输入信号的第二输入信号的所述第一传导类型的第二栅极、布置在所述第一栅极和第二栅极之间的第二传导类型的沟道区域，所述沟道区域将源极区域连接到漏极区域，所述源极区域和所述漏极区域都是所述第二传导类型的；以及
负载电路，所述负载电路耦合在所述至少一个JFET的漏极和第一电源节点之间。
16.如权利要求15所述的电路，其中：
所述第一栅极耦合来接收第一周期性信号，
所述第二栅极耦合来接收第二周期性信号，并且
所述漏极生成指示所述第一周期性信号和所述第二周期性信号之间的至少一种类型的相位差的输出信号。
17.如权利要求17所述的电路，还包括：
耦合到所述漏极的滤波器电路，所述滤波器电路滤出所述输出信号的至少一个频率范围。
18.如权利要求15所述的电路，其中：
所述至少一个JFET包括形成在半导体衬底上的所述第一传导类型的多晶硅栅极，所述半导体衬底包括所述沟道区域、漏极区域和源极区域。
19.一种集成电路，包括：
形成在半导体衬底中的多个结型场效应晶体管(JFET)，每个JFET包括第一传导类型的第一栅极和第二栅极、所述第一栅极和第二栅极之间的第二传导类型的沟道区域，所述沟道区域将源极区域连接到漏极区域，所述源极区域和所述漏极区域都是所述第二传导类型的，至少一个第一JFET具有根据第一信号控制的第一栅极和根据第二信号控制的第二栅极；
所述多个JFET包括n沟道JFET，在这些n沟道JFET中，所述第一传导类型是p型，所述第二传导类型是n型；并且
所述多个JFET还包括p沟道JFET，在这些p沟道JFET中，所述第一传导类型是n型，所述第二传导类型是p型。
20.如权利要求19所述的集成电路，其中：
所述JFET中的至少一个是单栅极耗尽型器件，该器件响应于其第一栅极或第二栅极处于第一逻辑电平而提供低阻抗源极-漏极路径。
21.如权利要求19所述的集成电路，其中：
所述JFET中的至少一个是单栅极增强型器件，该器件响应于其第一栅极和第二栅极两者都处于第一逻辑电平而提供低阻抗源极-漏极路径，并且当仅有第一或第二栅极之一处于所述第一逻辑电平时不提供所述低阻抗源极-漏极路径。
22.如权利要求19所述的集成电路，其中：
所述第一JFET是所述第一传导类型的JFET；并且
所述多个JFET至少包括所述第二传导类型的第二JFET，所述第二JFET具有根据第三信号控制的第一栅极和根据第四信号控制的第二栅极。
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WO (1) WO2007146979A2 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103843066A (zh) * 2011-09-30 2014-06-04 Soitec公司 具有多个独立栅极晶体管的类反相器电路
CN104346489A (zh) * 2013-08-09 2015-02-11 上海华虹宏力半导体制造有限公司 N型jfet器件的等效电路及仿真方法
CN107508593A (zh) * 2016-06-14 2017-12-22 格罗方德半导体公司 具有背栅极切换的半导体结构
CN104040894B (zh) * 2011-12-13 2019-04-23 索泰克公司 三态门、包括三态门的电路和半导体结构

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7288800B2 (en) * 2005-01-07 2007-10-30 Texas Instruments Incorporated Versatile system for cross-lateral junction field effect transistor
US7745301B2 (en) 2005-08-22 2010-06-29 Terapede, Llc Methods and apparatus for high-density chip connectivity
US8957511B2 (en) 2005-08-22 2015-02-17 Madhukar B. Vora Apparatus and methods for high-density chip connectivity
US7592841B2 (en) * 2006-05-11 2009-09-22 Dsm Solutions, Inc. Circuit configurations having four terminal JFET devices
US7764137B2 (en) * 2006-09-28 2010-07-27 Suvolta, Inc. Circuit and method for generating electrical solutions with junction field effect transistors
US7525163B2 (en) * 2006-10-31 2009-04-28 Dsm Solutions, Inc. Semiconductor device, design method and structure
TW200903802A (en) * 2007-05-03 2009-01-16 Dsm Solutions Inc Semiconductor device having a fin structure and fabrication method thereof
FR2918823B1 (fr) * 2007-07-13 2009-10-16 Ecole Centrale De Lyon Etablis Cellule logique reconfigurable a base de transistors mosfet double grille
US8237418B1 (en) * 2007-09-28 2012-08-07 Cypress Semiconductor Corporation Voltage regulator using front and back gate biasing voltages to output stage transistor
ITPD20070381A1 (it) * 2007-11-14 2009-05-15 Univ Padova Porta logica a ridotto numero di interruttori, particolarmente per applicazioni su circuiti integrati
US7927938B2 (en) 2007-11-19 2011-04-19 Micron Technology, Inc. Fin-JFET
US7750682B2 (en) * 2008-03-10 2010-07-06 International Business Machines Corporation CMOS back-gated keeper technique
US8278691B2 (en) 2008-12-11 2012-10-02 Micron Technology, Inc. Low power memory device with JFET device structures
KR101565750B1 (ko) * 2009-04-10 2015-11-05 삼성전자 주식회사 고감도 이미지 센서
US7969226B2 (en) * 2009-05-07 2011-06-28 Semisouth Laboratories, Inc. High temperature gate drivers for wide bandgap semiconductor power JFETs and integrated circuits including the same
WO2011034012A1 (en) * 2009-09-16 2011-03-24 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, light emitting device, semiconductor device, and electronic device
US7795907B1 (en) * 2009-10-10 2010-09-14 Wang Michael C Apparatus of low power, area efficient FinFET circuits and method for implementing the same
FR2957193B1 (fr) * 2010-03-03 2012-04-20 Soitec Silicon On Insulator Cellule a chemin de donnees sur substrat seoi avec grille de controle arriere enterree sous la couche isolante
FR2955195B1 (fr) * 2010-01-14 2012-03-09 Soitec Silicon On Insulator Dispositif de comparaison de donnees dans une memoire adressable par contenu sur seoi
FR2958441B1 (fr) * 2010-04-02 2012-07-13 Soitec Silicon On Insulator Circuit pseudo-inverseur sur seoi
JP5764742B2 (ja) * 2010-05-17 2015-08-19 パナソニックＩｐマネジメント株式会社 接合型電界効果トランジスタ、その製造方法及びアナログ回路
JP5618275B2 (ja) * 2011-06-12 2014-11-05 独立行政法人産業技術総合研究所 Ｃｍｏｓインバータを用いたマルチプレクサ、デマルチプレクサ、ルックアップテーブルおよび集積回路
US8901965B2 (en) 2011-08-03 2014-12-02 Ben-Gurion University Of The Negev Research And Development Authority Device and method for dual-mode logic
WO2013118119A1 (en) * 2012-02-09 2013-08-15 B.G. Negev Technologies & Applications Ltd. Design of dual mode logic circuits
JP2013126168A (ja) * 2011-12-15 2013-06-24 Elpida Memory Inc 半導体装置
US9490248B2 (en) * 2012-12-31 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Power cell, power cell circuit for a power amplifier and a method of making and using a power cell
US9209805B2 (en) * 2013-04-05 2015-12-08 Applied Wireless Identifications Group, Inc. Over-current and/or over-voltage protection circuit
US9634664B2 (en) * 2013-04-05 2017-04-25 Applied Wireless Identifications Group, Inc. Over-current and/or over-voltage protection circuit
US9543290B2 (en) * 2014-01-23 2017-01-10 International Business Machines Corporation Normally-off junction field-effect transistors and application to complementary circuits
CN106415847B (zh) 2014-06-27 2020-08-25 英特尔公司 基于非线性鳍状物的器件
FI20150334A (fi) 2015-01-14 2016-07-15 Artto Mikael Aurola Paranneltu puolijohdekokoonpano
WO2016113468A1 (en) * 2015-01-14 2016-07-21 Aurola Artto Mikael A semiconductor logic element and a logic circuitry
FR3034930B1 (fr) * 2015-04-10 2019-06-14 Universite De Nice Procede et dispositif d'auto-calibration de circuits multi-grilles
US9935633B2 (en) * 2015-06-30 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Logic circuit, semiconductor device, electronic component, and electronic device
US10032921B2 (en) * 2015-07-31 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display module, and electronic device
JP6864456B2 (ja) * 2015-10-15 2021-04-28 株式会社半導体エネルギー研究所 半導体装置
FI20150294A (fi) * 2015-10-23 2017-04-24 Ari Paasio Matalan tehonkulutuksen logiikkaperhe
US9553056B1 (en) * 2015-10-27 2017-01-24 International Business Machines Corporation Semiconductor chip having tampering feature
US10096631B2 (en) * 2015-11-30 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Signal processing circuit and semiconductor device including the signal processing circuit
US10616053B2 (en) 2015-12-04 2020-04-07 Skyworks Solutions, Inc. Multi-stage reconfigurable triplexer
US10594319B2 (en) * 2016-06-03 2020-03-17 Northwestern University System and method for complimentary VT-drop ambipolar carbon nanotube logic
US10230005B2 (en) 2017-06-08 2019-03-12 International Business Machines Corporation Four terminal stacked complementary junction field effect transistors
JP7330961B2 (ja) * 2018-06-15 2023-08-22 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US11515873B2 (en) 2018-06-29 2022-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US20230421155A1 (en) * 2022-06-24 2023-12-28 Gn Hearing A/S Level shifter circuit with back gate controled transistors

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE28905E (en) 1967-10-19 1976-07-13 Bell Telephone Laboratories, Incorporated Field effect transistor memory cell
US3967305A (en) 1969-03-27 1976-06-29 Mcdonnell Douglas Corporation Multichannel junction field-effect transistor and process
US3721839A (en) 1971-03-24 1973-03-20 Philips Corp Solid state imaging device with fet sensor
US3936929A (en) 1972-07-26 1976-02-10 Texas Instruments Incorporated Fet and bipolar device and circuit process with maximum junction control
US3930300A (en) 1973-04-04 1976-01-06 Harris Corporation Junction field effect transistor
JPS524426B2 (zh) 1973-04-20 1977-02-03
US3982264A (en) 1973-04-25 1976-09-21 Sony Corporation Junction gated field effect transistor
GB1440512A (en) 1973-04-30 1976-06-23 Rca Corp Universal array using complementary transistors
JPS5410228B2 (zh) 1973-08-20 1979-05-02
FR2266259B1 (zh) 1974-03-26 1977-09-30 Thomson Csf
JPS50135989A (zh) 1974-04-06 1975-10-28
IT1044690B (it) 1974-11-11 1980-04-21 Siemens Ag Dispositivo con due transistori a effetto di campo complementari
JPS51132779A (en) 1975-05-14 1976-11-18 Hitachi Ltd Production method of vertical-junction type field-effect transistor
US4038563A (en) 1975-10-03 1977-07-26 Mcdonnell Douglas Corporation Symmetrical input nor/nand gate circuit
NL7700879A (nl) 1977-01-28 1978-08-01 Philips Nv Halfgeleiderinrichting.
US4333224A (en) * 1978-04-24 1982-06-08 Buchanan Bobby L Method of fabricating polysilicon/silicon junction field effect transistors
US4698653A (en) 1979-10-09 1987-10-06 Cardwell Jr Walter T Semiconductor devices controlled by depletion regions
US4638344A (en) 1979-10-09 1987-01-20 Cardwell Jr Walter T Junction field-effect transistor controlled by merged depletion regions
JPS56115572A (en) * 1980-02-18 1981-09-10 Nec Corp Field effect transistor
US4387309A (en) 1981-07-06 1983-06-07 Motorola, Inc. Input stage for N-channel junction field effect transistor operational amplifier
US4763028A (en) 1981-08-21 1988-08-09 Burr-Brown Corporation Circuit and method for semiconductor leakage current compensation
US4485392A (en) 1981-12-28 1984-11-27 North American Philips Corporation Lateral junction field effect transistor device
JPS5961317A (ja) 1982-09-30 1984-04-07 Fujitsu Ltd 論理回路
US4751556A (en) 1984-03-29 1988-06-14 Gte Laboratories Incorporated Junction field effect transistor
US4613772A (en) * 1984-04-11 1986-09-23 Harris Corporation Current compensation for logic gates
JPS60258948A (ja) * 1984-06-05 1985-12-20 Clarion Co Ltd コンプリメンタリ−ジヤンクシヨン型ｆｅｔを含む集積回路
US4631426A (en) 1984-06-27 1986-12-23 Honeywell Inc. Digital circuit using MESFETS
US4777517A (en) 1984-11-29 1988-10-11 Fujitsu Limited Compound semiconductor integrated circuit device
JPS61204961A (ja) 1985-03-04 1986-09-11 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 半導体回路装置
US4663543A (en) 1985-09-19 1987-05-05 Northern Telecom Limited Voltage level shifting depletion mode FET logical circuit
US4853561A (en) 1987-06-10 1989-08-01 Regents Of The University Of Minnesota Family of noise-immune logic gates and memory cells
US5003199A (en) * 1990-02-26 1991-03-26 International Business Machines Corp. Emitter coupled logic circuit having an active pull-down output stage
FR2663464B1 (fr) 1990-06-19 1992-09-11 Commissariat Energie Atomique Circuit integre en technologie silicium sur isolant comportant un transistor a effet de champ et son procede de fabrication.
US5424663A (en) 1993-04-22 1995-06-13 North American Philips Corporation Integrated high voltage differential sensor using the inverse gain of high voltage transistors
US6163052A (en) * 1997-04-04 2000-12-19 Advanced Micro Devices, Inc. Trench-gated vertical combination JFET and MOSFET devices
US6307223B1 (en) * 1998-12-11 2001-10-23 Lovoltech, Inc. Complementary junction field effect transistors
US5973341A (en) 1998-12-14 1999-10-26 Philips Electronics North America Corporation Lateral thin-film silicon-on-insulator (SOI) JFET device
US6842048B2 (en) * 2002-11-22 2005-01-11 Advanced Micro Devices, Inc. Two transistor NOR device
US7075132B1 (en) * 2002-12-30 2006-07-11 Lovoltech, Inc. Programmable junction field effect transistor and method for programming the same
JP4257971B2 (ja) * 2003-03-27 2009-04-30 独立行政法人産業技術総合研究所 二重ゲート電界効果トランジスタのゲート信号印加方法
US7202528B2 (en) * 2004-12-01 2007-04-10 Semisouth Laboratories, Inc. Normally-off integrated JFET power switches in wide bandgap semiconductors and methods of making
US7382162B2 (en) * 2005-07-14 2008-06-03 International Business Machines Corporation High-density logic techniques with reduced-stack multi-gate field effect transistors
US7298176B2 (en) * 2005-08-16 2007-11-20 International Business Machines Corporation Dual-gate dynamic logic circuit with pre-charge keeper
US7569873B2 (en) 2005-10-28 2009-08-04 Dsm Solutions, Inc. Integrated circuit using complementary junction field effect transistor and MOS transistor in silicon and silicon alloys
US7592841B2 (en) 2006-05-11 2009-09-22 Dsm Solutions, Inc. Circuit configurations having four terminal JFET devices
TW200805882A (en) 2005-12-07 2008-01-16 Dsm Solutions Inc Method of producing and operating a low power junction field effect transistor
US7560755B2 (en) 2006-06-09 2009-07-14 Dsm Solutions, Inc. Self aligned gate JFET structure and method

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103843066A (zh) * 2011-09-30 2014-06-04 Soitec公司 具有多个独立栅极晶体管的类反相器电路
CN103843066B (zh) * 2011-09-30 2016-08-17 Soitec公司 具有多个独立栅极晶体管的类反相器电路
CN104040894B (zh) * 2011-12-13 2019-04-23 索泰克公司 三态门、包括三态门的电路和半导体结构
CN104346489A (zh) * 2013-08-09 2015-02-11 上海华虹宏力半导体制造有限公司 N型jfet器件的等效电路及仿真方法
CN107508593A (zh) * 2016-06-14 2017-12-22 格罗方德半导体公司 具有背栅极切换的半导体结构
CN107508593B (zh) * 2016-06-14 2020-10-13 格罗方德半导体公司 具有背栅极切换的半导体结构

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