CN101465375A

CN101465375A - 具有肖特基势垒控制层的mos器件

Info

Publication number: CN101465375A
Application number: CNA2008101823208A
Authority: CN
Inventors: A·巴哈拉; 王晓彬; 潘继; S-P·魏
Original assignee: Alpha and Omega Semiconductor Inc
Current assignee: Alpha and Omega Semiconductor Ltd; Alpha and Omega Semiconductor Inc
Priority date: 2007-12-21
Filing date: 2008-11-21
Publication date: 2009-06-24
Anticipated expiration: 2028-11-21
Also published as: TW200929551A; CN101465375B; TWI378563B

Abstract

本发明涉及具有肖特基势垒控制层的MOS器件。提供一种形成在半导体衬底上的半导体器件，其包括：漏极；覆盖漏极的外延层；以及有源区。有源区包括：本体，所述本体置于外延层中，并具有本体顶表面；源极，所述源极嵌入在所述本体中，并从所述本体顶表面延伸至所述本体中；栅极沟槽，所述栅极沟槽延伸至所述外延层中；栅极，所述栅极置于所述栅极沟槽中；有源区接触沟槽，所述有源区接触沟槽通过所述源极和所述本体延伸至所述漏极中；以及有源区接触电极，所述有源区接触电极置于所述有源区接触沟槽内，其中所述有源区接触电极和所述漏极形成肖特基二极管；以及肖特基势垒控制层，所述肖特基势垒控制层置于与所述有源区接触沟槽邻近的所述外延层中。

Description

具有肖特基势垒控制层的MOS器件

相关申请的交叉引用

本申请是2007年9月11日提交的、共同未决的美国专利申请No.11/900,616、名称为POWER MOS DEVICE的部分继续申请，也是2005年2月11日提交的、美国专利申请No.11/056,346(现在的专利号为7,285,822)、名称为POWER MOS DEVICE的继续申请，出于所有目的，将上述两个文献在此引入。

技术领域

本发明涉及金属氧化物半导体(MOS)器件及其制造方法。

背景技术

功率MOS器件通常在电子电路中使用。取决于应用，可能期待不同的器件特性。一个示例性应用是DC-DC转换器，其包括一个功率MOS器件作为同步整流器(也称为低端FET)，和另一个功率MOS器件作为控制开关(也称为高端FET)。低端FET通常要求较小的导通电阻，以便获得较好的功率开关效率。高端FET通常要求较小的栅极电容，以获得快速开关和良好性能。

晶体管的导通电阻(R_dson)值通常与沟道长度(L)成正比，与每单位面积(W)上的有源单元数量成反比。当选择R_dson的值时，应当考虑性能和击穿电压之间的权衡。为了减小R_dson的值，可以通过使用较浅的源极和本体来减小沟道长度，以及可以通过减小单元尺寸来增大每单位面积的单元数量。然而，由于击穿现象，沟道长度L通常受到限制。每单位面积的单元数量也由于制造技术以及由于需要使单元的源极区和本体区良好接触而受到限制。随着沟道长度和单元密度的增大，栅极电容也增大。为了减小开关的损耗，较低的器件电容是优选的。在某些应用(诸如，同步整流)中，存储的电荷以及本体二极管的正向压降也会导致效率损耗。这些因素一起便限制了DMOS功率器件的性能。

所期待的是：如果DMOS功率器件的导通电阻和栅极电容能够低于当前可达的水平，功率开关的可靠性和功率消耗都会改善。还可能有用的是：开发出实用的工艺，该工艺能够可靠地制造出改进的DMOS功率器件。

发明内容

为此，本发明提供了一种半导体器件及其制造方法，使得改善功率开关的可靠性和功率消耗。

在一个方面中，本发明提供一种形成在半导体衬底上的半导体器件，包括：漏极；覆盖所述漏极的外延层；以及有源区，包括：本体，所述本体置于所述外延层中，并具有本体顶表面；源极，所述源极嵌入在所述本体中，并从所述本体顶表面延伸至所述本体中；栅极沟槽，所述栅极沟槽延伸至所述外延层中；栅极，所述栅极置于所述栅极沟槽中；有源区接触沟槽，所述有源区接触沟槽通过所述源极和所述本体延伸至所述漏极中；以及有源区接触电极，所述有源区接触电极置于所述有源区接触沟槽内，其中所述有源区接触电极和所述漏极形成肖特基二极管；以及肖特基势垒控制层，所述肖特基势垒控制层置于与所述有源区接触沟槽邻近的所述外延层中。

在另一方面中，本发明提供一种制造半导体器件的方法，包括：在覆盖半导体衬底的外延层中形成栅极沟槽；在所述栅极沟槽中沉积栅极材料；形成本体；形成源极；形成有源区接触沟槽，所述有源区接触沟槽通过所述源极和所述本体延伸至所述漏极中；沉积肖特基势垒控制层；以及在所述有源区接触沟槽内布置接触电极。

附图说明

在以下具体描述和附图中公开了本发明的各种实施例。

图1A-1F示出了若干双扩散金属氧化物半导体(DMOS)器件的实施例。

图2是示出了降压(buck)转换器电路示例的示意图。

图3是示出了用于构造DMOS器件的制造工艺的实施例的流程图。

图4A-4U是具体示出了用于制造MOS器件的示例性制造工艺的器件横截面视图。

图5A-6B示出了制造步骤的附加可选实施例。

图7-10示出了制造工艺的可选改进，其中这些改进在某些实施例中使用以进一步增强器件性能。

具体实施方式

本发明可以用多种方式实现，包括实现为工艺、装置、***、物的组合、计算机可读介质(诸如，计算机可读存储介质)或者计算机网络(其中，程序指令被通过光链路或者通信链路发送)。在本说明书中，这些实现，或者本发明可以采用的任何其他形式，都可以称为技术。被描述成“被配置为执行任务的组件”(诸如处理器或者存储器)既包括通用组件(其被临时配置为在给定时间执行任务)也包括专用组件(其被制造以执行任务)。通常，在本发明范围内，所公开的工艺步骤的顺序可以改变。

本发明的一个或多个实施例的具体描述在以下与示出了本发明原理的附图一起给出。虽然结合这样的实施例描述了本发明，但是本发明并不限于任何实施例。本发明的范围仅由权利要求来限定，并且本发明涵盖了多种替代方式、改进以及等同物。在以下描述中给出多种具体的细节是为了提供本发明的全面理解。这些细节是处于示例的目的而给出的，并且本发明可以根据权利要求来实现，而无需这些具体细节的某些或者全部。为了清楚的目的，在涉及本发明的技术领域中公知的技术材料并没有详细描述，以避免本发明被不必要地混淆。

对金属氧化物半导体(MOS)器件及其制造进行描述。出于示例的目的，在本说明书中详细讨论N沟道器件，其具有N型材料制成的源极和漏极以及P型材料制成的本体。在此公开的技术和结构也适用于P沟道器件。

图1A-1F示出了若干双扩散金属氧化物半导体(DMOS)器件的实施例。图1A是DMOS器件的实施例的横截面视图。在此示例中，器件100包括漏极，其形成在N⁺型半导体衬底103的背面。漏极区延伸到覆盖了衬底103的、N^-型半导体的外延(epi)层104中。在外延层104中蚀刻出栅极沟槽(诸如111、113和115)。栅极氧化物层121形成在栅极沟槽内。栅极131、133和135分别布置在栅极沟槽111、113和115内，并且通过氧化物层而与外延层绝缘。栅极是由诸如多晶硅(poly)的导电材料制成的，而氧化物层是由诸如热氧化物的绝缘材料制成的。具体地，栅极沟槽111位于端接区中，该端接区布置有用来连接至栅极接触金属的栅极引线(gate runner)131。出于该目的，与有源栅极沟槽113和115相比，栅极引线沟槽111可以更宽且更深。进一步地，栅极引线沟槽111和其相邻的有源沟槽(在此情况下为沟槽113)之间的间距可以比有源栅极沟槽113和115之间的间距大。

源极区150a-150d分别嵌入本体区140a-140d中。源极区从本体的顶表面向下延伸到本体本身中。尽管本体区沿着所有栅极沟槽的侧部被注入，但是源极区仅仅在邻近有源栅极沟槽处被注入，而不在栅极引线沟槽处被注入。在所示实施例中，诸如133的栅极具有栅极顶表面，该栅极顶表面基本上在嵌入有源极的本体的顶表面之上延伸。这样的配置保证了栅极和源极的重叠，从而允许源极区比具有凹陷栅极的器件的源极区浅，并且这样的配置增大了器件的效率和性能。栅极多晶硅顶表面在源极-本体结之上延伸的量可以针对不同实施例而改变。在某些实施例中，器件的栅极不在源极区/本体区的顶表面之上延伸，而是从源极区/本体区的顶表面凹陷。

在操作期间，漏极区和本体区一起起到了二极管的作用，称为本体二极管。介电材料层160被布置于栅极的上面，以便将栅极与源极-本体接触绝缘。介电材料在栅极的顶上以及在本体区和源极区的顶上形成了绝缘区，诸如160a-160c。适当的介电材料包括热氧化物、低温氧化物(LTO)、硼磷硅玻璃(BPSG)等。

大量的接触沟槽112a-112b形成在源极区和本体区附近的有源栅极沟槽之间。这些沟槽被称为有源区接触沟槽，因为这些沟槽邻近器件的有源区(由源极区和本体区形成的)。例如，接触沟槽112a延伸通过源极和本体，形成了邻近沟槽的源极区150a-150b和本体区140a-140b。相反，形成在栅极引线131顶上的沟槽117并不位于有源区附近，因此，沟槽117不是有源区接触沟槽。沟槽117被称为栅极接触沟槽或者栅极引线沟槽，因为连接至栅极信号的金属层172a沉积在沟槽内。通过沟槽111、113和115之间在第三维度(未示出)中的互连，将栅极信号馈送给有源栅极133和135。金属层172a与金属层172b分离，金属层172b通过接触沟槽112a-112b连接至源极区和本体区，以提供电源。在所示示例中，有源区接触沟槽和栅极接触沟槽具有基本上相同的深度。

器件100具有有源区接触沟槽112a-112b，它们都比本体浅。此配置提供了良好的击穿性能、更低的电阻和更低的泄漏电流。另外，由于有源接触沟槽和栅极接触沟槽是使用一步工艺形成的，由此它们具有相同的深度，所以具有比本体浅的有源接触沟槽可以避免栅极接触沟槽穿过诸如131的栅极引线。

在所示示例中，FET沟道沿着源极/本体结和本体/漏极结之间的有源区栅极沟槽侧壁形成。在具有短沟道区的器件中，随着源极和漏极之间电压的增大，耗尽区扩大，并且可能最终到达源极结。这种现象，称为击穿，限制了沟道可被缩短的程度。在某些实施例中，为了避免击穿，利用P型材料来对诸如沿着有源区接触沟槽壁的区域170a-170d的区域进行重掺杂以形成P⁺型区。P⁺型区避免了耗尽区侵占源极区。这样，这些注入有时称为抗击穿注入或者避免击穿注入。在某些实施例中，为了实现声称的抗击穿效果，P⁺区尽可能地离沟道区近和/或如制造对准能力和P⁺侧壁掺杂渗透控制所允许的那样近。在某些实施例中，沟槽接触和沟槽之间的不对准通过对接触进行自对准来最小化，以及将沟槽接触尽可能置于接近沟槽之间的中心处。这些结构上的增强允许沟道被缩短，使得沟道每单位面积中的净电荷适当地低于在理想的未受保护结构中避免击穿所需的最小电荷。除了改善本体接触电阻外，抗击穿注入还使得构建非常浅沟槽的短沟道器件成为可能。在所示实施例中，接触沟槽112a-112b比本体区140a-140d浅，并且不会在本体区中一直延伸。器件的导通电阻R_dson和栅极电容被减小。

在接触沟槽112a-112b和栅极沟槽117中布置导电材料以形成接触电极。在有源区中，由于击穿注入沿着接触沟槽的侧壁设置，而不沿着接触沟槽的底部设置，所以接触电极与N^-漏极区104相接触。接触电极和漏极区一起形成了肖特基二极管(与本体二极管并行)。肖特基二极管减小了本体二极管正向压降并将存储的电荷最小化，使得MOSFET更加高效。能够同时形成到N^-漏极的肖特基接触和到P⁺本体和N⁺源极的良好的欧姆接触的一种金属被用来形成电极180a-180b。诸如钛(Ti)、铂(Pt)、钯(Pd)、钨(W)或者任何其它适当的金属都可以使用。在某些实施例中，金属层172由铝(Al)或者由Ti/TiN/Al叠层制成。

肖特基二极管的泄漏电流与肖特基势垒高度有关。随着势垒高度的增大，泄漏电流减小，以及正向压降也增大。在所示示例中，通过在有源区沟槽112a-112b的底部周围注入薄的掺杂物层，将可选的肖特基势垒控制层190a-190b(也称为香农(Shannon)层)形成在接触电极之下。在此示例中，掺杂物具有与外延层相反的极性，并且属于P型。香农注入比较浅并且是低剂量的；因此，完全被耗尽而与偏压无关。肖特基势垒控制层用来控制肖特基势垒高度，从而允许对泄漏电流进行更好的控制，以及改进肖特基二极管的反向恢复特性。以下描述形成肖特基势垒控制层的细节。

图1B是DMOS器件的另一实施例的横截面视图。器件102也包括肖特基势垒控制层190a-190b，位于有源区接触沟槽的底部周围。在此示例中，栅极接触沟槽117的深度与有源区接触沟槽112a-112b的深度不同。有源区接触沟槽比本体区140a-140d深，并且有源区接触沟槽延伸超过了本体区。由于有源接触沟槽较深，所以有源接触沟槽为沿着侧壁制作欧姆接触提供了更多区域，并且带来了更好的非箝位感应开关(UIS)能力。而且，通过使栅极接触沟槽比有源接触沟槽浅，栅极接触沟槽将不太可能在蚀刻工艺期间穿透栅极引线多晶硅，而这对于具有相对浅的栅极多晶硅的器件(诸如，使用这样工艺制造的器件，即，该工艺会导致栅极多晶硅不会在本体的顶表面之上延伸)是有用的。

图1C是DMOS器件的另一实施例。在此示例中，栅极接触沟槽117和有源区接触沟槽112a-112b具有不同的深度。另外，每个有源区接触沟槽的深度并不一致，因为沟槽深度在平行于衬底表面的方向上会变化。如以下更详细所述，有源区接触沟槽是使用两步工艺形成的，导致第一接触开口(例如，120a-120b)比第二接触开口(例如，119a-119b)宽。有源区接触沟槽的轮廓形状允许更大的欧姆接触区域并且通过抗击穿注入170a-170d更好的避免击穿，并且改进了器件的UIS能力。香农注入沿着第二接触开口的侧壁和底部分布，形成了肖特基势垒控制层190a-190b。

图1D-1F示出了具有集成低注入本体二极管的DMOS器件的实施例。器件106、108和110具有比本体区浅的有源区接触沟槽。在某些实施例中，本体区的薄层将有源区沟槽的底部与外延层分开，形成了本体/漏极结之下的低注入二极管。薄体层的厚度和掺杂水平(该薄体层位于有源区接触沟槽和漏极之间)被调整，以使得在反向偏压中，此薄体层几乎完全耗尽，而在正向偏压中，体层不会耗尽。在某些实施例中，该层的厚度约为0.01～0.5μm。由于载流子已经极大减少，所以器件106、108和110中的这种低注入二极管的集成相比于常规的本体二极管提供了性能上的改进。在适当控制薄体层的情况下，低注入本体二极管可以提供与肖特基二极管相当的性能，带来的优势在于：由于可以省去肖特基势垒控制层的形成，而带来的简化工艺。

图2是示出了buck转换器电路示例的示意图。在此示例中，所示电路200使用了高端FET器件201和低端FET器件207。高端器件201包括晶体管202和本体二极管204。低端器件207可以使用诸如图1A-1F中示出的100、102或者104的器件来实现。器件207包括晶体管208、本体二极管210和肖特基二极管212。负载包括电感器214、电容器216和电阻器218。在正常操作期间，器件201被导通以将功率从输入源传送到负载。这会引起电流在电感器中上升。当器件201被截止时，电感器电流仍然流动，并转换方向至器件207的本体二极管210。在短暂的延迟后，控制电路使器件207导通，其导通晶体管208的沟道，并大幅度地降低沿着器件208的漏极-源极端子的正向压降。在没有肖特基二极管212的情况下，本体二极管传导损耗以及移除器件207的本体二极管210中存储的电荷带来的损耗可能较大。然而，如果肖特基二极管212构建在器件207中，并且如果肖特基二极管具有低的正向压降，传导损耗会极大减小。由于沿着肖特基二极管的低的正向压降低于本体二极管的结压降，所以在肖特基二极管传导时，没有存储的电荷注入，进一步改善了二极管恢复所涉及的损失。

图3是示出了用于构建DMOS器件的制造工艺的实施例的流程图。在302，在覆盖半导体衬底的外延层中形成栅极沟槽。在304，将栅极材料沉积于栅极沟槽中。在306和308，形成本体和源极。在310，形成接触沟槽。如下面更详细所述，在某些实施例中，在一个步骤中形成有源区接触沟槽和栅极区沟槽；在某些实施例中，沟槽在多个步骤中形成，以获得不同的深度。在312，将接触电极布置于接触沟槽内。工艺300及其步骤可以修改，以产生MOS器件的不同实施例，诸如图1A-1F示出的102-110。

图4A-4U是器件的横截面视图，详细示出了用于制造MOS器件的示例性制造工艺。在此示例中，N型衬底(即，其上生长有N^-外延层的N⁺硅片)被用作器件的漏极。

图4A-4J示出了栅极的形成。在图4A中，通过沉积或热氧化，在N型衬底400上形成SiO₂层402。在各种实施例中，氧化硅的厚度在100

-30000

的范围。其他厚度也可以使用。该厚度可以取决于期待的栅极高度而进行调整。将光致抗蚀剂层404旋涂在氧化物层的顶上，并且使用沟槽掩膜来构图。

在图4B中，暴露区域中的SiO₂被移除，留下了用于硅蚀刻的SiO₂硬掩膜410。在图4C中，各向异性地蚀刻硅，留下了诸如420的沟槽。将栅极材料沉积在沟槽中。之后形成在沟槽中的栅极具有基本上与衬底的顶表面垂直的侧面。在图4D中，对SiO₂硬掩膜410进行一定量的回蚀刻，使得沟槽壁在稍后的蚀刻步骤之后基本上与硬掩膜的边保持对准。SiO₂是在本实施例中使用的掩膜材料，因为使用SiO₂硬掩膜的蚀刻会留下与掩膜的侧部相互对准的相对直的沟槽壁。如果合适，也可以使用其他材料。传统上用于硬掩膜蚀刻的某些其他类型的材料，诸如Si₃N₄，会留下带有曲率的蚀刻后的沟槽壁，这对于在下述步骤中形成栅极而言欠佳。

在图4E中，各向同性地蚀刻衬底以将沟槽的底部圆化。在某些实施例中，沟槽约为0.5-2.5μm深，约为0.2-1.5μm宽；其他尺寸也可以使用。为了给生长栅极介电材料提供光滑的表面，在沟槽中生长SiO₂的牺牲层430。然后，通过湿蚀刻工艺移除该牺牲层。在图4G中，在沟槽中热生长SiO₂的层432作为介电材料。

在图4H中，沉积多晶硅440以填充沟槽。在这种情况下，多晶硅被掺杂以获取适当的栅极电阻。在某些实施例中，在(原位)沉积多晶硅层时进行掺杂。在某些实施例中，在沉积后对多晶硅进行掺杂。在图4I中，对SiO₂顶上的多晶硅层进行回蚀刻以形成诸如442的栅极。在这点上，栅极的顶表面444相对于SiO₂的顶表面448而言仍然是凹陷的；然而，取决于硬掩膜层410的厚度，栅极的顶表面444可以高于硅的顶层446。在某些实施例中，在多晶硅回蚀刻中不使用掩膜。在某些实施例中，在多晶硅回蚀刻中使用掩膜来避免在下述的本体注入工艺中使用附加的掩膜。在图4J中，移除SiO₂硬掩膜。在某些实施例中，使用干蚀刻来移除硬掩膜。在遇到顶部硅表面时蚀刻工艺停止，从而使多晶硅栅极在衬底表面(其中将会注入源极掺杂物和本体掺杂物)上延伸。在某些实施例中，栅极在衬底表面之上延伸约300

-20000

。其他值也可以使用。在这些实施例中使用SiO₂硬掩膜，因为它以可控的方式在Si表面上提供了期待量的栅极延伸。随后，可以在晶片上生长屏蔽氧化物。以上的工艺步骤可以针对制造具有凹陷的栅极多晶硅的器件而简化。例如，在某些实施例中，在形成沟槽期间使用光致抗蚀剂掩膜或者非常薄的SiO₂硬掩膜，并且因此所得到的栅极多晶硅不会在Si表面上延伸。

图4K-4N示出了源极和本体的形成。在图4K中，使用本体掩膜在本体表面上对光致抗蚀剂层450进行构图。未掩蔽的区域注入有本体掺杂物。诸如硼离子的掺杂物被注入。在此处未示出的某些实施例中，在没有本体阻挡物450的情况下执行本体注入，从而在有源沟槽之间形成了连续的本体区。在图4L中，移除光致抗蚀剂，并且加热晶片以通过有时称为本体驱动(body drive)的工艺来将注入的本体掺杂物热扩散。随后，形成了本体区460a-460d。在某些实施例中，用来注入本体掺杂物的能量约在30～600keV之间，剂量约在5e12-4e13离子/cm²，并且所得到的最终本体深度约在0.3-2.4μm之间。通过改变因子，包括注入能量、剂量和扩散温度，可以获得不同的深度。在扩散工艺期间，形成了氧化物层462。

在图4M中，使用源极掩膜对光致抗蚀剂层464进行构图。在所示实施例中，源极掩膜464不会阻挡有源沟槽之间的任何区域。在某些实施例中，源极掩膜464也对有源沟槽之间的中央区域(未示出)进行阻挡。将源极掺杂物注入未掩蔽区域466。在此示例中，砷离子渗入未掩蔽区域中的硅，以形成N⁺型源极。在某些实施例中，用于注入源极掺杂物的能量约在10～100keV之间，剂量约在1e15-1e16离子/cm²之间，以及所得到的源极深度约在0.05-0.5μm之间。可以通过改变因子，诸如掺杂能量和剂量，来实现进一步的深度减小。适当的话，其他注入工艺也可以使用。在图4N中，移除光致抗蚀剂，并且加热晶片以通过源极驱动工艺来对注入的源极掺杂物进行热扩散。在源极驱动后，将介电(例如，BPSG)层465布置于器件的顶表面上，并且可选地，在某些实施例中可以将其致密化。

图4O-4T示出了接触沟槽的形成以及沿着接触沟槽的各种注入。在图4O中，光致抗蚀剂层472沉积在介电层上，并且使用接触掩膜来构图。执行第一接触蚀刻来形成沟槽468和470。在某些实施例中，第一接触沟槽的深度在0.2-2.5μm之间。

在图4P中，移除光致抗蚀剂层，利用注入的离子来轰击沟槽470底部周围区域以形成击穿防止层。在某些实施例中，使用剂量约为1-5e15离子/cm²的硼离子。注入能量约为10-60keV。在某些实施例中，使用剂量约为1-5e15离子/cm²、注入能量为40-100keV的BF₂离子。在某些实施例中，注入BF₂和硼以形成击穿防止层。注入倾角约在0-45度之间。在图4Q中，对注入物进行热扩散。

在图4R中，进行第二接触蚀刻。由于蚀刻工艺不会影响介电层，所以第二接触蚀刻不需要额外的掩膜。在某些实施例中，沟槽的深度增大了0.2-0.5μm。将击穿防止层刻蚀穿，沿着沟槽壁留下抗击穿注入物474a-474b。在图4S中，使用离子注入来形成低剂量浅P型肖特基势垒控制层476。在某些实施例中，使用剂量在2e11-3e13离子/cm²之间、注入能量在10-100keV之间的硼或BF₂。在图4T中，通过热扩散激活肖特基势垒控制层。与抗击穿注入相比，肖特基势垒控制层需要较低剂量，并且由此产生了较低掺杂和较薄的注入层。在某些实施例中，肖特基势垒控制层约为0.01-0.05μm厚。肖特基势垒控制层可以调整势垒高度，因为注入物调整在接触电极和半导体之间的表面能量。

在图4U中，示出了完整的器件490。金属层478被沉积、在适当情况下蚀刻、以及退火。在沉积钝化层480之后制作钝化开口。还可以执行需要用来完成制造的附加步骤，诸如晶片研磨以及后端金属沉积。

可以使用可选的工艺。例如，为了制造图1D-1F中示出的器件106-110，对图4K中示出的本体注入工艺进行修改，并且在有源区中没有本体阻挡物。本体掺杂物被直接注入、覆盖暴露的区域以及在栅极之间形成连续的本体区。在接触蚀刻期间，将沟槽蚀刻到比本体区底部浅的深度，使本体层低于接触沟槽。可选地，可以将有源接触沟槽仅刻蚀穿过本体，以暴露外延漏极区，随后是利用良好控制的能量和掺杂物的附加本体掺杂注入来穿过接触沟槽侧壁和底部形成薄的本体层。

在某些实施例中，为了形成肖特基势垒控制层，通过化学气相沉积(CVD)来沉积诸如SiGe的窄带隙材料，以在外延层的顶表面上形成层。在某些实施例中，窄带隙材料层的厚度在从100

到1000

的范围内。例如，在某些实施例中使用200

的富硅SiGe层。在某些实施例中，富硅SiGe层包括80％的Si和20％的Ge。在某些实施例中，利用N型掺杂物以2e17-2e18/cm³的浓度来对窄带隙材料层进行原位掺杂。随后，在窄带隙层之上沉积低温氧化物层，然后对该低温氧化物层进行构图以形成硬掩膜，用于将沟槽干蚀刻到外延层中。在干蚀刻工艺期间，硬掩膜保护下面的窄带隙层的部分。

图5A-6B示出了制造步骤的附加可选实施例。例如，图5A进行击穿防止层扩散(参见图4Q)。使用第二接触掩膜来对光致抗蚀剂层502进行构图，以阻挡栅极沟槽504。在图5B中，发生第二蚀刻以增大有源区接触沟槽506的深度。然后移除光致抗蚀剂，并以类似于图4S和4T中的方式对肖特基势垒控制层进行注入。包括金属沉积和钝化的附加完成步骤仍然实施(参见图4U)。所得到的器件类似于图1B的器件102，其中栅极沟槽具有与有源区接触沟槽不同的深度。通过使用针对第二接触沟槽蚀刻的单独的掩膜，以实现不同的栅极沟槽和有源区接触沟槽的深度，可以使栅极沟槽接触制得更浅，并且可以缓和对于在蚀刻期间击穿栅极多晶硅的担心。这样，通常使用该工艺来制造具有短栅极多晶硅的器件，包括具有不在衬底表面之上延伸的栅极多晶硅的实施例。

图6A也进行了击穿防止层扩散(参见图4Q)。使用第二接触掩膜来对光致抗蚀剂层602进行构图以阻挡栅极沟槽604，以及以便在有源区接触沟槽606之上形成比第一蚀刻的接触开口小的接触开口。在图6B中，进行第二接触蚀刻，以形成更深的、更窄的沟槽部分608。移除光致抗蚀剂，并且实施从图4S-4U的剩余步骤。所得到的器件类似于图1C的103。

图7-10示出了制造工艺的可选改进，这些改进可以在某些实施例中使用以进一步增强器件性能。

图7中所示可选改进可以在形成栅极(图4G)之后且在涂覆本体阻挡掩膜(图4K)之前进行。遍及外延层，沉积具有与外延层相反极性的匀厚注入702。在某些实施例中，高能量、低剂量(5e11-1e13，200-600keV)的硼被用来在形成主本体注入之前形成匀厚注入702。匀厚注入用来调整外延层轮廓，而不会导致外延层中极性的改变。匀厚注入改变了本体底部区域中的本体轮廓，并且在不明显增大R_dson的情况下增强了击穿电压。

图8中所示可选改进可以在沉积香农注入(图4S)之后、但是在其激活(图4T)之前进行。外延层轮廓调谐注入被注入到有源区接触沟槽之下。外延层轮廓调谐注入具有与外延层相反的极性。在某些实施例中，高能量、低剂量的硼或者BF₂(例如，5e11-1e13，60-300keV)被用来注入。该注入调谐外延层轮廓而不改变外延层极性，并且增强了击穿电压。

图9中所示可选改进可以在沉积香农注入(图4S)之后、但是在其激活之前(图4T)进行。高能量、中剂量(1e12-5e13，60-300keV)的硼被注入以形成P型岛902，该P型岛902位于接触沟槽之下的N型外延层中，并且与本体区断开连接。浮动的P型岛也增强了击穿电压。

图10中所示的可选改进可以在形成接触沟槽(图4O)之后且在进行香农注入(图4P)之前进行。由于尖锐的角会积累电荷、产生高电场和较低的击穿电压，所以使沟槽底部的角1002a-1002b圆化以减少电荷的积累并改善击穿电压。

尽管出于清楚的理解这一目的，在某些细节中描述了前述实施例，但是本发明并不限于所提供的细节。可以存在可选的方式来实现本发明。所公开的实施例仅是示意性的而不是限制性的。

Claims

1.一种形成在半导体衬底上的半导体器件，包括：

漏极；

覆盖所述漏极的外延层；以及

有源区，包括：

本体，所述本体置于所述外延层中，并具有本体顶表面；

源极，所述源极嵌入在所述本体中，并从所述本体顶表面延伸至所述本体中；

栅极沟槽，所述栅极沟槽延伸至所述外延层中；

栅极，所述栅极置于所述栅极沟槽中；

有源区接触沟槽，所述有源区接触沟槽通过所述源极和所述本体延伸至所述漏极中；以及

有源区接触电极，所述有源区接触电极置于所述有源区接触沟槽内，其中所述有源区接触电极和所述漏极形成肖特基二极管；以及

肖特基势垒控制层，所述肖特基势垒控制层置于与所述有源区接触沟槽邻近的所述外延层中。

2.根据权利要求1所述的半导体器件，其中所述肖特基势垒控制层置于与所述有源区接触沟槽的下部邻近处。

3.根据权利要求1所述的半导体器件，其中所述肖特基势垒控制层包括掺杂有与所述外延层相反极性的掺杂物的材料薄层。

4.根据权利要求1所述的半导体器件，其中所述肖特基势垒控制层包括窄带隙材料的薄层。

5.根据权利要求1所述的半导体器件，其中所述栅极沟槽是第一栅极沟槽；以及

所述器件进一步包括栅极区，所述栅极区包括：

第二栅极沟槽，所述第二栅极沟槽延伸至所述外延层中；

第二栅极，所述第二栅极置于所述第二栅极沟槽中；以及栅极接触沟槽，所述栅极接触沟槽形成在所述第二栅极内。

6.根据权利要求5所述的半导体器件，其中所述栅极接触沟槽和所述有源区接触沟槽具有近似相同的深度。

7.根据权利要求5所述的半导体器件，其中所述有源区接触沟槽具有与所述栅极接触沟槽不同的深度。

8.根据权利要求1所述的半导体器件，其中所述有源区接触沟槽具有不一致的深度。

9.根据权利要求1所述的半导体器件，其中：

所述有源区接触沟槽具有第一深度和第二深度；

所述第一深度比所述第二深度浅；以及

对应于所述第一深度的第一接触开口比对应于所述第二深度的第二接触开口宽。

10.根据权利要求1所述的半导体器件，进一步包括抗击穿注入，所述抗击穿注入置于所述有源区接触沟槽的侧壁上。

11.根据权利要求10所述的半导体器件，其中所述抗击穿注入置于所述肖特基势垒控制层之上。

12.根据权利要求1所述的半导体器件，进一步包括匀厚注入，所述匀厚注入沉积在整个所述外延层中，其中所述匀厚注入具有与所述外延层相反的极性。

13.根据权利要求1所述的半导体器件，进一步包括外延层轮廓调谐注入，所述外延层轮廓调谐注入沉积在所述有源区接触沟槽之下。

14.根据权利要求1所述的半导体器件，进一步包括所述有源区接触沟槽之下的岛区，其中所述岛区具有与所述外延层相反的极性。

15.根据权利要求1所述的半导体器件，其中所述栅极在所述本体顶表面之上延伸。

16.一种制造半导体器件的方法，包括：

在覆盖半导体衬底的外延层中形成栅极沟槽；

在所述栅极沟槽中沉积栅极材料；

形成本体；

形成源极；

形成有源区接触沟槽，所述有源区接触沟槽通过所述源极和所述本体延伸至所述漏极中；

沉积肖特基势垒控制层；以及

在所述有源区接触沟槽内布置接触电极。

17.根据权利要求16所述的方法，其中沉积所述肖特基势垒控制层包括：沉积掺杂有与所述外延层相反极性的掺杂物的材料薄层。

18.根据权利要求16所述的方法，其中所述栅极沟槽是第一栅极沟槽，以及

所述方法进一步包括形成栅极区，包括：

形成第二栅极沟槽，所述第二栅极沟槽延伸至所述外延层中；

在所述第二栅极沟槽中形成第二栅极；以及

形成栅极接触沟槽，所述栅极接触沟槽形成在所述第二栅极内。

19.根据权利要求18所述的方法，其中所述栅极接触沟槽和所述有源区接触沟槽具有近似相同的深度。

20.根据权利要求18所述的方法，其中所述有源区接触沟槽具有与所述栅极接触沟槽不同的深度。

21.根据权利要求18所述的方法，其中所述有源区接触沟槽具有不一致的深度。

22.根据权利要求16所述的方法，其中：

将所述有源区接触沟槽形成为具有第一深度和第二深度；

所述第一深度比所述第二深度浅；以及

使对应于所述第一深度的第一接触开口比对应于所述第二深度的第二接触开口宽。

23.根据权利要求16所述的方法，进一步包括：在整个所述外延层中沉积匀厚注入，其中所述匀厚注入具有与所述外延层相反的极性。

24.根据权利要求16所述的方法，进一步包括：形成外延层轮廓调谐注入，所述外延层轮廓调谐注入沉积在所述有源区接触沟槽之下。

25.根据权利要求16所述的方法，进一步包括：在所述有源区接触沟槽之下形成岛区，其中所述岛区与所述外延层具有相反的极性。

26.根据权利要求16所述的方法，其中将所述栅极形成为在所述本体顶表面之上延伸。