CN101447785A - 差分驱动电路和通信设备 - Google Patents

Abstract

一种差分驱动电路，包括至少第一或第二驱动***。第一驱动***具有第一和第二场效晶体管、第一和第二电阻器及控制第一和第二场效应晶体管的源极电压等于第一和第二驱动目标电压的第一和第二电路，第一和第二场效应晶体管的源极分别经第一和第二电阻器连接到电源电位。第二驱动***具有第三和第四场效晶体管、第三和第四电阻器及控制第三和第四场效应晶体管的源极电压等于第三和第四驱动目标电压的第三和第四电路，第三和第四场效应晶体管的源极分别经第三和第四电阻器连接到参考电位。共模电压被驱动以形成跨负载电阻的恒定差分信号。

Description

差分驱动电路和通信设备

相关申请的交叉引用

本发明包含与日本专利申请JP2007-311134和JP2008-231338有关的主题，这两个日本专利申请分别于2007年11月30日和2008年9月9日向日本专利局提交，它们的全部内容结合在此作为参考。

技术领域

本发明涉及一种处理在差分传输线或类似物上传播的差分信号的差分驱动电路和通信设备。

背景技术

差分信号广泛地用于数据的高速长距离传输。

特别地，日本未审查的专利申请公开号为No.2006-345259中记载的推拉驱动器被频繁地使用，因为将差分信号驱动至负载所需的电流很小。

在这种类型的电路中，负载两端的平均电压不稳定，除非在一段较长时间上上拉电流和下拉电流的平均值相互匹配。因此，通过利用使得共模电压输出恒定的反馈控制来调节电流源。

再有，日本未审查的专利申请公开号为No.2003-347860中公开一种技术，用于通过调节驱动晶体管的驱动定时来抑制共模电压的产生。

发明内容

但是，通过利用这种使得共模电压输出恒定的反馈控制来调节电流源的技术是慢速响应控制，仅仅能用来保持平均电压恒定。共模电压的瞬时值会由于推拉晶体管的接通/关断定时的变化而剧烈地波动。

共模电压中的这种波动产生一种脉动电流，该脉动电流在差分传输线上传播并且经过连接发送器和接收器的地电位GND的线返回，这会散播大的辐射噪声。

如上所述，日本未审查的专利申请公开号为No.2003-347860中公开的技术通过调节驱动晶体管的驱动定时来抑制共模电压的产生。

然而，严格意义上讲，这种方法仅在上拉驱动电路的上升时间和下拉电路的下降时间相等时有效。实际上，上升时间和下降时间二者之间存在差异，因此难于将共模电压波动抑制到零。

更普遍使用的一种方法是通过利用称为共模滤波器或脉冲转换器的一种滤波器元件来抑制共模电压的波动，该共模滤波器或脉冲转换器用于抑制共模电压中波动的差分驱动电路的输出。

然而，不利的是，这样的滤波器元件尺寸大，使得难以将该滤波器元件与驱动电路一起集成到半导体基底上。再者，该滤波器元件增加了部件的数量并且价格高。

期望提供一种差分驱动电路和通信设备，即使当晶体管的栅极电压-漏极电流特性是非线性时，或者即使当不同极性的晶体管的特性不同时，也能够输出具有需要的共模分量的差分信号。

根据本发明的一个实施例，提供了一种差分驱动电路，包括第一驱动***和第二驱动***至少之一。该第一驱动***包括第一导电类型的第一场效应晶体管、第一导电类型的第二场效应晶体管、第一电阻器和第二电阻器、第一电路和第二电路，该第一电路控制第一场效应晶体管的源极电压以便使其等于施加的第一驱动目标电压，该第二电路控制第二场效应晶体管的源极电压使其等于施加的第二驱动目标电压。第一场效应晶体管的源极经第一电阻器连接到电源电位源，漏极连接到第一输出节点，第二场效应晶体管的源极经第二电阻器连接到电源电位源，漏极连接到第二输出节点。第二驱动***包括第二导电类型的第三场效应晶体管、第二导电类型的第四场效应晶体管、第三电阻器、第四电阻器、第三电路和第四电路。该第三电路控制第三场效应晶体管的源极电压使其等于施加的第三驱动目标电压，第四电路控制第四场效应晶体管的源极电压使其等于施加的第四驱动目标电压。该第三场效应晶体管的源极经第三电阻器连接到参考电位源，漏极连接到第一输出节点。该第四场效应晶体管的源极经第四电阻器连接到参考电位源，漏极连接到第二输出节点。该差分驱动电路驱动共模电压，以便形成横跨负载电阻的恒定差分信号。

优选地，该第一驱动目标电压和第二驱动目标电压形成一个差分信号对，二者的和是恒定的。在第二驱动***中，第三驱动目标电压和第四驱动目标电压形成一个差分信号对，二者的和是恒定的。

优选地，该第一驱动目标电压和第三驱动目标电压是具有一个偏移值的相同波形的信号，第二驱动目标电压和第四驱动目标电压是具有一个偏移值的相同波形的信号。

优选地，该第一驱动目标电压和第二驱动目标电压的平均电压被偏置以使其低于电源电位一个恒定的值，第三驱动目标电压和第四驱动目标电压的平均电压被偏置以使其高于参考电位一个恒定的值。

优选地，第一电路包括第一运算放大器，该第一运算放大器的第一输入端连接到第一驱动目标电压的电源线，第二输入端连接到第一场效应晶体管的源极，输出连接到第一场效应晶体管的栅极。第二电路包括第二运算放大器，该第二运算放大器的第三输入端连接到第二驱动目标电压的电源线，第四输入端连接到第二场效应晶体管的源极，输出连接到第二场效应晶体管的栅极。第三电路包括第三运算放大器，该第三运算放大器的第五输入端连接到第三驱动目标电压的电源线，第六输入端连接到第三场效应晶体管的源极，输出连接到第三场效应晶体管的栅极。第四电路包括第四运算放大器，该第四运算放大器的第七输入端连接到第四驱动目标电压的电源线，第八输入端连接到第四场效应晶体管的源极，输出连接到第四场效应晶体管的栅极。

优选地，第一驱动***还包括连接在第一场效应晶体管的源极和第二场效应晶体管的源极之间的第五电阻器，第二驱动***还包括连接在第三场效应晶体管的源极和第四场效应晶体管的源极之间的第六电阻器。

优选地，第一驱动***还包括第一差分放大器，该放大器接收差分电压并产生第一驱动目标电压和第二驱动目标电压，并且将所产生的第一驱动目标电压提供到第一电路，将所产生的第二驱动目标电压提供到第二电路，第二驱动***还包括第二差分放大器，该放大器接收差分电压并产生第三驱动目标电压和第四驱动目标电压，并且将所产生的第三驱动目标电压提供到第三电路，将所产生的第四驱动目标电压提供到第四电路。

优选地，第一驱动***还包括数字模拟转换器(DAC)，该数字模拟转换器根据输入的数字数据产生第一驱动目标电位和第二驱动目标电位。第二驱动***还包括数字模拟转换器(DAC)，该数字模拟转换器根据输入的数字数据产生第三驱动目标电位和第四驱动目标电位。

优选地，第一驱动***还包括第一DAC和第二DAC，该第一DAC从两个数字输入的第一加/减结果产生第一驱动目标电位，第二DAC从两个数字输入的第二加/减结果产生第二驱动目标电位。第二驱动***还包括第三DAC和第四DAC，该第三DAC从两个数字输入的第三加/减结果产生第三驱动目标电位，第四DAC从两个数字输入的第四相加/相减结果产生第四驱动目标电位。

优选地，第一驱动***还包括稳定第一DAC和第二DAC的输出的稳定电路，第二驱动***还包括稳定第三DAC和第四DAC的输出的稳定电路。

优选地，第一驱动***还包括乘法器，该乘法器将特定的输入乘以指定的系数以使得DAC的输出相对于输入变成一个恒定值，并且将乘了系数的输入输入到DAC。第二驱动***还包括乘法器，该乘法器将特定的输入乘以指定的系数以使得DAC的输出相对于输入变成一个恒定值，并且将乘了系数的输入输入到DAC。

优选地，第一驱动***还包括偏移附加电路，该电路将一个偏移附加到第一差分放大器所产生的第一驱动目标电位和第二驱动目标电位的每一个上。第二驱动***还包括偏移附加电路，该电路将一个偏移附加到第二差分放大器所产生的第三驱动目标电位和第四驱动目标电位的每一个上。

优选地，第一驱动***还包括第一电阻调节场效应晶体管和一个调节电路，该第一电阻调节场效应晶体管与第一差分放大器的负载电阻并联，该调节电路调节第一电阻调节场效应晶体管的栅极电位。第二驱动***还包括第二电阻调节场效应晶体管和一个调节电路，该第二电阻调节场效应晶体管与第二差分放大器的负载电阻并联，该调节电路调节第二电阻调节场效应晶体管的栅极电位。

优选地，差分驱动电路与共模反馈电路连接，该反馈电路抑制负载一侧的共模电压的变化。

根据本发明的一个实施例，提供了一种通信设备，该设备包括设置在差分传输线的任一端的发送器。该发送器包括差分驱动电路，该差分驱动电路驱动共模电压以形成横跨负载电阻两端的恒定差分信号。该差分驱动电路包括第一导电类型的第一场效应晶体管、第一导电类型的第二场效应晶体管、第二导电类型的第三场效应晶体管、第二导电类型的第四场效应晶体管、第一输出节点和第二输出节点、第一电阻器、第二电阻器、第三电阻器和第四电阻器、第一电路、第二电路、第三电路和第四电路。该第一场效应晶体管的源极经第一电阻器连接到电源电位，漏极连接到第一输出节点，第二场效应晶体管的源极经第二电阻器连接电源电位，漏极连接到第二输出节点。该第三场效应晶体管的源极经第三电阻器连接到参考电位，漏极连接到第一输出节点。该第四场效应晶体管的源极经第四电阻器连接到参考电位，漏极连接到第二输出节点。该第一电路控制第一场效应晶体管的源极电压使其等于施加的第一驱动目标电压，第二电路控制第二场效应晶体管的源极电压使其等于施加的第二驱动目标电压，第三电路控制第三场效应晶体管的源极电压使其等于施加的第三驱动目标电压，第四电路控制第四场效应晶体管的源极电压使其等于施加的第四驱动目标电压。

优选地，该通信设备还包括相对于该差分输出线与该发送器并行设置的接收器。

根据本发明的一个实施例，该第一和第二电阻器分别连接在第一和第二场效应晶体管的源极和电源电位之间，第三和第四电阻器分别连接在第三和第四场效应晶体管的源极和参考电位之间。

于是，进行反馈控制，使得第一和第二场效应晶体管的源极电压和第三、第四场效应晶体管的源极电压变得等于它们各自的驱动目标电压，第一和第二场效应晶体管的栅极和第三、第四场效应晶体管的栅极被驱动来从漏极提取输出。

此差分驱动电路可用作所谓的差分推拉驱动器。

根据本发明的一个实施例，即使当晶体管的栅极电压-漏极电流特性是非线性的，或者即使当不同极性的晶体管之间的特性不同时，也可以通过简单的结构输出具有需要的共模分量的差分信号。

附图说明

图1是显示根据本发明第一实施例的包括差分驱动电路的驱动器结构的电路图；

图2是显示根据本发明第二实施例的包括差分驱动电路的驱动器结构的电路图；

图3是显示根据本发明第三实施例的通信设备的结构图；

图4是显示根据本发明第四实施例的包括差分驱动电路的驱动器结构的电路图；

图5是显示根据本发明第五实施例的包括差分驱动电路的驱动器结构的电路图；

图6是显示根据本发明第六实施例的包括差分驱动电路的驱动器结构的电路图；

图7是显示根据本发明第七实施例的包括差分驱动电路的驱动器结构的电路图；

图8是显示根据本发明第八实施例的包括差分驱动电路的驱动器结构的电路图；

图9是显示根据本发明第九实施例的包括差分驱动电路的驱动器结构的电路图；

图10是显示根据本发明第十实施例的包括差分驱动电路的驱动器结构的电路图；

图11是显示图10的状态机的操作的流程图；

图12是显示根据本发明第十一实施例的包括差分驱动电路的驱动器结构的电路图；

图13是显示根据本发明第十二实施例的包括差分驱动电路的驱动器结构的电路图；

图14是显示根据本发明第十三实施例的包括差分驱动电路的驱动器结构的电路图；

图15是显示根据本发明第十四实施例的包括差分驱动电路的驱动器结构的电路图；

图16是显示根据本发明第十五实施例的包括差分驱动电路的驱动器结构的电路图；

图17是显示根据本发明第十六实施例的包括差分驱动电路的驱动器结构的电路图；

图18是显示图17的增益调节电路的第一结构的电路图；

图19是显示图17的增益调节电路的第二结构的电路图；

图20是显示根据本发明第十七实施例的通信设备的结构的示意图；

图21是显示根据本发明第十八实施例的通信设备的结构的示意图；

图22是显示根据本发明第十九实施例的通信设备的结构的示意图；

图23是显示根据本发明第二十实施例的通信设备的结构的示意图。

具体实施方式

下面将参照附图说明本发明的实施例。

第一实施例

图1是显示根据本发明第一实施例的包括差分驱动电路的驱动器的结构的电路图。

根据此实施例的驱动器1具有差分驱动电路2、第一数字模拟转换器(DAC)3、第二DAC 4和共模反馈(CMFB)电路5。

差分驱动电路2具有作为第一导电类型例如P沟道类型(P型)的第一场效应晶体管的PMOS晶体管Q1和作为P型第二场效应晶体管的PMOS晶体管Q2。

差分驱动电路2具有作为第二导电类型例如N沟道类型(N型)的第三场效应晶体管的NMOS晶体管Q3和作为N型第四场效应晶体管的N MOS晶体管Q4。

第一晶体管Q1的源极经第一电阻器R1连接到电源电位源VDD，漏极连接到第一输出节点NO1。

第二晶体管Q2的源极经第二电阻器R2连接到电源电位源VDD，漏极连接到第二输出节点NO2。

第三晶体管Q3的源极经第三电阻器R3连接到参考电位源VSS，漏极连接到第一输出节点NO1。

第四晶体管Q4的源极经第四电阻器R4连接到参考电位源VSS，漏极连接到第二输出节点NO2。

参考电位VSS包括地电位GND。

此外，根据此实施例的差分驱动电路2具有控制第一晶体管Q1的源电压S1的第一电路21，以便使得电压S1等于从DAC3提供的第一驱动目标电压V1。

差分驱动电路2具有控制第二晶体管Q2的源电压S2的第二电路22，以便使得电压S2等于从DAC3提供的第二驱动目标电压V2。

差分驱动电路2具有控制第三晶体管Q3的源电压S3的第三电路23，以便使得电压S3等于从DAC4提供的第三驱动目标电压V3。

差分驱动电路2具有控制第四晶体管Q4的源电压S4的第四电路24，以便使得电压S4等于提供的第四驱动目标电压V4。

差分驱动电路2驱动例如输出侧的传输线，以便共模电压形成跨负载电阻Rload的恒定差分信号。

第一电路21由第一运算放大器A1构成。

在第一电路21中，作为第一输入端的非反相输入端(+)连接到第一驱动目标电压V1的电源线，作为第二输入端的反相输入端(-)连接到第一晶体管Q1的源极，输出连接到第一晶体管Q1的栅极。

第二电路22由第二运算放大器A2构成。

在第二电路22中，作为第三输入端的非反相输入端(+)连接到第二驱动目标电压V2的电源线，作为第四输入端的反相输入端(-)连接到第二晶体管Q2的源极，输出连接到第二晶体管Q2的栅极。

第三电路23由第三运算放大器A3构成。

在第三电路23中，作为第五输入端的非反相输入端(+)连接到第三驱动目标电压V3的电源线，作为第六输入端的反相输入端(-)连接到第三晶体管Q3的源极，输出连接到第三晶体管Q3的栅极。

第四电路24由第四运算放大器A4构成。

在第四电路24中，作为第七输入端的非反相输入端(+)连接到第四驱动目标电压V4的电源线，作为第八输入端的反相输入端(-)连接到第四晶体管Q4的源极，输出连接到第四晶体管Q4的栅极。

DAC3接收N比特数字信号D来产生第一驱动目标电压V1和第二驱动目标电压V2，将第一驱动目标电压V1提供到差分驱动电路2的第一电路21，将所产生的第二驱动目标电压V2提供到第二电路22。

DAC4接收N比特数字信号D来产生第三驱动目标电压V3和第四驱动目标电压V4，将所产生的第三驱动目标电压V3提供到差分驱动电路4的第三电路23，将第四驱动目标电压V4提供到第四电路24。

DAC3具有电阻器RA1，该电阻器连接在第一驱动目标电压V1的第一电源线LV1和电源电位源VDD之间，电流源I31连接在第一电源线LV1和参考电位源VSS之间。

DAC3具有电阻器RA2，该电阻器连接在第二驱动目标电压V2的第二电源线LV2和电源电位源VDD之间，电流源I32连接在第二电源线LV2和参考电位源VSS之间。

DAC3具有N个电源I3-0到I3-N-1，每个电源连接到参考电位源VSS，并且它们的电流值是加权的。

此外，DAC3具有开关SW3-0到SW3-N-1，这些开关选择性地将各个电流源I3-0到I3-N-1与第一或第二电源线LV1或LV2连接。

参考电位VSS包括地电位GND。

DAC4具有电阻器RA3，该电阻器连接在第三驱动目标电压V3的第三电源线L V3和参考电位源VSS之间，电流源I41连接在第三电源线L V3和电源电位源VDD之间。

DAC4具有电阻器RA4，该电阻器连接在第四驱动目标电压V4的第四电源线LV4和参考电位源VSS之间，电流源I42连接在第四电源线L V4和电源电位VDD之间。

DAC4具有N个电源I4-0到I4-N-1，每个电源连接到电源电位源VDD，并且它们的电流值是加权的。

此外，DAC4具有开关SW4-0到SW4-N-1，这些开关选择性地将各个电流源I4-0到I4-N-1与第三或第四电源线LV3或LV4连接。

参考电位VSS包括地电位GND。

共模反馈(CMFB)电路5具有吸收提供到负载侧的多余电流的功能。

共模反馈(CMFB)电路5具有N型场效应晶体管Q51和Q52、运算放大器A51、电阻器R51和R52和公共电压源V51。

晶体管Q51的漏极连接到差分驱动电路2的第一输出节点NO1侧，源极连接到参考电位VSS(例如地电位GND)，栅极连接到运算放大器A51的输出。

晶体管Q52的漏极连接到差分驱动电路2的第二输出节点NO2侧，源极连接到参考电位VSS(例如地电位GND)，栅极连接到运算放大器A51的输出。

电阻器R51和R52串联在差分驱动电路2的第一输出节点NO1和第二输出节点NO2之间。两个电阻器的连接点连接到运算放大器A51的非反相输入端(+)。公共电压源V51连接点运算放大器A51的反相输入端(-)。

在具有上述结构的驱动器1中，以数字形式给出的输出电压在DAC3和DAC4中如下地转换。

即，在DAC3中，输出电压信息被转换成第一驱动目标电压V1和第二驱动目标电压V2，这两个电压均为模拟电压，用作第一和第二晶体管(PMOS晶体管)Q1和Q2的驱动目标值。

在DAC4中，输出电压信息被转换成第三驱动目标电压V3和第四驱动目标电压V4，这两个电压均为模拟电压，用作第三和第四晶体管(NMOS晶体管)Q3和Q4的驱动目标值。

第一驱动目标电压V1和第二驱动目标电压V2是差分信号对，二者的和是恒定的，第三驱动目标电压V3和第四驱动目标电压V4也是差分信号对，二者的和是恒定的。

第一驱动目标电压V1和第三驱动目标电压V3是具有偏移的信号，但波形相同，第二驱动目标电压V2和第四驱动目标电压V4也是具有偏移的相同波形的信号。

第一驱动目标电压V1和第二驱动目标电压V2各自被偏置，使得平均电压变得低于电源电位VDD一个恒定值。

第三驱动目标电压V3和第四驱动目标电压V4各自被偏置，使得平均电压变得高于参考电位VSS一个恒定值。

第一到第四驱动目标电压V1到V4的瞬时电压由下面的等式表示，这些等式含有单一参数V(t)。

[等式1]

V1(t)＝VbiasP+V(t)   (1)

V2(t)＝VbiasP-V(t)   (2)

V3(t)＝VbiasN+V(t)   (3)

V4(t)＝VbiasN-V(t)   (4)

运算放大器An(n＝1到4)构成负反馈(NFB)，使得晶体管Qn的源电压Sn变得等于驱动目标电压Vn。

其结果是，由V(t)确定的电流流到电阻器R1到R4，相等的电流流到晶体管Q1到Q4的漏极。

假定电阻器R1到R4的电阻值都是R，从晶体管Q1和晶体管Q3的漏极连接点流向负载的电流Ipos则由下列等式表示。

[等式2]

Ipos＝(VDD-VbiasP-V(t))/R-(VbiasN+V(t))/R

    ＝(VDD-VbiasP-VbiasN-2V(t))/R      (5)

类似地，从负载流到晶体管Q2和晶体管Q4的漏极连接点的电流Ineg则由下列等式表示。

[等式3]

Ineg＝(VbiasN-V(t))/R-(VDD-VbiasP+V(t))/R

    ＝(VbiasN+VbiasP-VDD-2V(t))/R       (6)

通过以下述等式表示的方式设置偏置量，电流Ipos和电流Ineg变得相等。

[等式4]

VDD-VbiasP＝VbiasN        (7)

[等式5]

Ipos＝Ineg＝-2V(t))/R     (8)

这意味着此电路相对于负载既不充电也不放电平均电压，而是保持共模电压恒定。

在实际电路中，由于诸如设备性能的差异等因素，可能难于使偏置量完美地满足上述等式(7)所表示的关系。

这个问题可以通过以下述方式设置偏置量来解决，即，使得电流Ipos变得确保略大于电流Ineg，以便随电流Ipos提供的多余电流被共模反馈(CMFB)电路5吸收。

CMFB可以与信号V(t)无关地为窄带。基于信号的AC分量V(t)的负载驱动如上述等式(5)(6)所示被平衡，并且不具有共模分量。

第二实施例

图2是显示根据本发明第二实施例的包括差分驱动电路的驱动器的结构的电路图。

图2所示的驱动器1A具有如下的与图1中的驱动器1不同之处。

首先，在差分驱动电路2A中，第五电阻器R5连接在第一晶体管Q1的源极和第二晶体管Q2的源极之间，第六电阻器R6连接在第三晶体管Q3的源极和第四晶体管Q4的源极之间。

其次，提供了第一差分放大器6和第二差分放大器7而不是DAC3和DAC4。

第一差分放大器6接收模拟差分电压来产生第一驱动目标电压V1和第二驱动目标电压V2，将所产生的第一驱动目标电压V1提供给第一电路21，将第二驱动目标电压V2提供给第二电路22。

第二差分放大器7接收模拟差分电压来产生第三驱动目标电压V3和第四驱动目标电压V4，将所产生的第三驱动目标电压V3提供给第三电路23，将第四驱动目标电压V4提供给第四电路24。

第一差分放大器6具有作为第二导电类型的场效应晶体管的NMOS晶体管Q61和Q62、电阻器RA1、RA2和RA61、电流源I61和I62。

NMOS晶体管Q61的源极连接到电流源I61，漏极经电阻器RA1连接到电源电位源VDD，栅极连接到模拟差分电压VinP的电源线。

NMOS晶体管Q62的源极连接到电流源I62，漏极经电阻器RA2连接到电源电位源VDD，栅极连接到模拟差分电压VinN的电源线。

电阻器R61连接在NMOS晶体管Q61的源极和NMOS晶体管Q62的源极之间。

第二差分放大器7具有作为第一导电类型的场效应晶体管的PMOS晶体管Q71和Q72、电阻器RA3、RA4和RA71、电流源I71和I72。

PMOS晶体管Q71的源极连接到电流源I71，漏极经电阻器RA3连接到参考电位源VSS(例如地电位GND)，栅极连接到模拟差分电压VinP的电源线。

PMOS晶体管Q72的源极连接到电流源I72，漏极经电阻器RA4连接到参考电位源VSS，栅极连接到模拟差分电压VinN的电源线。

电阻器R71连接在PMOS晶体管Q71的源极和PMOS晶体管Q72的源极之间。

本例中，待驱动到输出端的信号是由模拟差分电压VinP-VinN给出的。

此电压由第一和第二差分放大器6和7转换成第一到第四驱动目标电压V1-V4。

为使第一差分放大器6和第二差分放大器7保持很好的线性，差分对晶体管Q61和Q62、Q71和Q72的漏电流比的峰值不可以设置得过大。

例如，假定该比值为3:1，在差分驱动电路2不具有如第一实施例中的第五电阻器R5和第六电阻器R6的情况下，第一晶体管Q1和第二晶体管Q2之间的电流比在最大电流被提供给负载的时刻为3:1。其结果是，差分驱动电路(输出电路)所消耗的电流和可以提取为输出的电流之间的比值为4:2。

由于输出是向负载提供大电流的电路，两倍于最大驱动电流的电流总是被输出电路消耗，这一事实可以说是电能的浪费。

在第二实施例中，提供了第五电阻器R5和第六电阻器R6，第五电阻器R5短接第一晶体管Q1和第二晶体管Q2的源极，第六电阻器R6短接第三晶体管Q3和第四晶体管Q4的源极。

由于2V(t)的电位差被提供到电阻器R5和R6，第一晶体管Q1和第二晶体管Q2之间的电流比、第三NMOS晶体管Q3和第四NMOS晶体管Q4之间的电流比超过差分放大器6和7内的晶体管的电流比。

其结果是，可以提供给负载的电流增大，因此用来提供相同驱动电流的输出电路的电流消耗减小，由此改善了能量效率。

将通过下面的例子说明***了第五电阻器R5和第六电阻器R6如何改善了差分驱动电路2A的能量效率。

这里假定第一到第四电阻器R1到R4每个的阻值为R(Ω)，第五和第六电阻器R5和R6的每个的阻值是r(Ω)。

首先，考虑没有第五和第六电阻器R5和R6的情况。

假定第三驱动目标电压V3和第四驱动目标电压V4的电位，即第三晶体管Q3的源电压S3和第四晶体管Q4的源电压S4的电位的每一个都是具有最大值0.6(V)和最小值0.2(V)的波形。

最小值不可以降到地电位GND的原因是例如为了保持上游电路具有好的输入/输出线性。

当源极电压S3是最小电压0.2(V)的时刻，第三晶体管Q3从漏极吸引并且经源极送到第三电阻器R3的电流是0.2/R(A)。由于同时源极电压S4变为最大电压0.6(V)，第四NMOS晶体管Q4从漏极吸引并经源极送到第四电阻器R4的电流是0.6/R(A)。

根据本实施例的电路设计成使得对于此刻从第一晶体管Q1和第二晶体管Q2的漏极释放的电流来说，来自第一晶体管Q1的电流是0.6/R(A)，来自第二晶体管Q2的电流是0.2/R(A)。

其结果是，可以传送到负载的电流是0.4/R(A)，此电流等于从第一晶体管Q1释放的电流减去可由第三晶体管Q3完全吸引的电流量。

此电流也等于由第四晶体管Q4吸引的电流减去可以由第二晶体管Q2完全处理的电流量。

另一方面，由于流经输出电路的总电流是0.8/R(A)，那么可传送来驱动负载的电流就是总的消耗电流的一半。

下面，考虑有第五和第六电阻器R5和R6的情况。

这里假定第三晶体管Q3的源极电压S3和第四晶体管Q4的源极电压S4的最大电压和最小电压也是0.6(V)和0.2(V)。

当源电压S3是最小电压、源电压S4是最大电压的时刻，从第三晶体管Q3流到源极的电流是下面的值。

即，例如，从第三晶体管Q3的漏极流到源极的电流的值通过从经过源极流到地电位GND的电流0.2/R(A)减去经第六电阻器R6提供到第三晶体管Q3的源极的电流0.4/r(A)得到。

同一时刻从第四晶体管Q4的漏极流到源极的电流的值通过向流经第四电阻器R4的电流0.6/R(A)加上流经第六电阻器R6的电流0.4/r(A)得到。

由于从第一晶体管Q1的漏极流出的电流等于从第四晶体管Q4的漏极吸引的电流，从第一晶体管Q1和第三晶体管Q3的连接点流入负载的电流是0.4/R+0.8/r(A)。

由于从第二晶体管Q2的漏极流出的电流等于从第三晶体管Q3的漏极吸引的电流，从负载流到第二晶体管Q2和第四晶体管Q4的连接点的电流也是0.4/R+0.8/r(A)。

虽然此刻输出电路的总的消耗电流是0.8/R(A)，这与当不提供第五和第六电阻器R5和R6时的值相同，但是可以传送到负载的电流增大了0.8/r(A)。

计算时，当r＝2R时，负载驱动电流变得等于电路消耗电流，并且可以使消耗电流总体为驱动负载做出贡献。但是实际中，晶体管的电流变成0不是优选的，因为用于使源极电位匹配目标电位的反馈回路变成开放的。

电阻值r被调节成使得在晶体管中至少留下维持反馈回路的电流。

第三实施例

图3是根据本发明第三实施例的通信设备的结构示意图。

图3中的通信设备100在其每个发送器里有一个驱动器，该驱动器包括根据本发明实施例的差分驱动电路。

通信设备100具有发送器120和130，分别设置在差分传输线110的两侧。该通信设备能够双向通信。

发送器120和130每个都具有上述的根据第一或第二实施例的差分驱动电路2或2A。

通信设备100具有接收器140和150，相对于差分传输线110分别与发送器120和130并行设置。

差分传输线110在任一端与终接电阻器Rterm连接。

由于根据本发明的一个实施例的差分驱动电路能输出与目标电流相同的电流到负载而与负载电压无关，由此在另一端没有对发送器的输出状态的干扰。

由此，跨负载产生由两端的发送器120和130输出的信号的完美的和信号。

提供在差分传输线110的两端的接收器140和150与发送器120和130并连，每个接收器可以通过从负载两端产生的和信号中减去与接收器140和150并行设置的发送器120和130的每一个的目标输出来获得另一端的发送器的信号。

如上所述，本实施例提供了匹配作为输出晶体管的每个晶体管Q1到Q4的源极电位与驱动目标电压值的负反馈(NFB)。于是，即使在漏极电位中有波动的情况下也可以精确输出目标电流。

上述实施例的优点在于，例如在以太网(R)1000BASE-T中执行的双向复用的情况下，可以独立于接收波形获得精确的输出电流，可以在没有畸变的条件下产生传送/接收信号的精确和信号。

再有，根据此实施例，可以得到下面的效果。

即使当MOS晶体管(场效应晶体管)的栅极电压-漏极电流特性不是线性的或者在PMOS和NMOS之间有差异的情况下，也可以输出具有需要的共模分量的差分信号。

再有，在此实施例中，由于作为输入的驱动目标电压和输出电压之间的良好线性，可以正确地向负载发送被严格调整以便限制带宽的波形。

此外，本实施例还具有这样的优点，即负载驱动电流与输出级的消耗电流之比可以设置得很大，以便提供良好的能量效率。

再有，可以独立于负载条件而精确地输出与目标驱动电压成比例的电流。通过观察负载的电压并且通过计算减掉目标驱动电流的一个常数倍，可以确定第二驱动电路施加电流到负载。这使得可以由单一负载即单个的传输线执行双向通信。

再有，在根据本实施例的差分驱动电路中，在输出端(输出节点)和参考电位VSS(例如地电位GND)和电源电位VDD的每个之间仅有一个晶体管级和一个电阻器。

这使得可以由较低的电压来操作，该较低电压低于日本未审查的专利申请公开号为2006-345259中公开的电路或类似的情况，后者中使用了所谓的电流源晶体管和差分晶体管的垂直堆叠。

上述内容中，作为第一和第二实施例已经说明了包括差分驱动电路的驱动器，作为第三实施例已经说明了包括该驱动器的通信设备。

下面将说明包括根据第一实施例的差分驱动电路的驱动器1的另一结构，包括根据第二实施例的差分驱动电路的驱动器1A的另一结构，和根据第三实施例的通信设备100的另一结构。

首先，将参考图4到图11说明包括根据第一实施例的差分驱动电路的驱动器1的另一结构作为第四到第十实施例。

第四实施例

图4是显示根据本发明第四实施例的包括差分驱动电路的驱动器结构的电路图。

根据第四实施例的驱动器1B与根据第一实施例的驱动器1的不同之处在于，负载的驱动是仅仅利用作为第一驱动***的推拉电路实施的。

具体地，图4中的驱动器1B在图1中的驱动器1的各部件之外使用PMON晶体管Q1和Q2、第一和第二电路21和22、电阻器R1和R2、和DAC3来执行负载的驱动。

PMOS晶体管Q1和Q2的漏极分别连接到负载电阻Rload1和Rload2，负载电阻Rload1和Rload2连接到偏置电压Vbias的电源8。

根据第四实施例，提供匹配作为输出晶体管的晶体管Q1和Q2中每一个的源极电位和驱动目标电源值的负反馈(NFB)。于是，即使在漏极电位中有波动的情况下也可以精确输出目标电流。

第五实施例

图5是显示根据本发明第五实施例的包括差分驱动电路的驱动器结构的电路图。

根据第五实施例的驱动器1C不同于第一实施例的驱动器1之处在于，第五实施例中负载的驱动仅仅是利用作为第二驱动***的下拉电路来执行的。

具体地，图5中的驱动器1C除了使用图1中的驱动器1的元件之外，还使用NMOS晶体管Q3和Q4、第三和第四电路23和24、电阻器R3和R4及DAC4来执行负载的驱动。

NMOS晶体管Q3和Q4的漏极分别连接到负载电阻Rload3和Rload4，负载电阻Rload3和Rload4连接到偏置电压Vbias的电源9。

根据第五实施例，提供了匹配作为输出晶体管的晶体管Q3和Q4的每一个的源极电位与驱动目标电压值的负反馈(NFB)。于是，即使在漏极电位中有波动的情况下也可以精确地输出目标电流。

第六实施例

图6是显示包括根据本发明的第六实施例的差分驱动电路的驱动器结构的电路图。

根据第六实施例的驱动器1D不同于根据第一实施例的驱动器1之处在于，在第六实施例中，输出的差分电压和共模电压根据给出的数值Ddiff和Dcom被输出。

相应地，上拉侧的DAC3被分成两个DAC，第一DAC3-1和第二DAC3-2，下拉侧的DAC4被分成两个DAC，即第三DAC4-1和第四DAC4-2。

加法器/减法器10、11、12和13被设置在各DAC3-1、3-2、4-1和4-2的输入级，每一个用来加/减数值Ddiff和Dcom。于是，不同的数值被输入到各DAC3-1、3-2、4-1和4-2。

差分驱动电路2D的第一和第二输出节点NO1和NO2分别连接到负载电阻Rload1和Rload2。负载电阻Rload1和Rload2连接到偏置电压Vbias的电源8。

加法器/减法器10接收数值Ddiff的输入作为负输入，接收数值Dcom的输入作为正输入。加法器/减法器10通过对输入进行计算获得N比特的数值[Dcom-Ddiff]，并且将数值[Dcom-Ddiff]提供给DAC3-2。

加法器/减法器11接收数值Ddiff的输入作为第一正输入，接收数值Dcom的输入作为第二正输入。加法器/减法器11通过对输入进行计算获得N比特的数值[Dcom+Ddiff]，并且将数值[Dcom+Ddiff]提供给DAC3-1。

加法器/减法器12接收数值Ddiff的输入作为正输入，接收数值Dcom的输入作为负输入。加法器/减法器12通过对输入进行计算获得N比特的数值[-Dcom+Ddiff]，并且将数值[-Dcom+Ddiff]提供给DAC4-2。

加法器/减法器13接收数值Ddiff的输入作为第一负输入，接收数值Dcom的输入作为第二负输入。加法器/减法器13通过对输入进行计算获得N比特的数值[-Dcom-Ddiff]，并且将数值[-Dcom-Ddiff]提供给DAC4-1。

DAC3-1具有开关SW3-10到SW3-1N-1和电流源I3-10到I3-1N。

如图6所示，电流源I3-10到I3-1N-1和开关SW3-10到SW3-1N-1成对地串联在电源电位源VDD和第一电源线LV1之间。电流源I3-1N连接在电源电位源VDD与第一电源线LV1之间。

数值[Dcom+Ddiff]被提供到电流源I3-10到I3-1N的控制栅极。

DAC3-2具有开关SW3-20到SW3-2N-1和电流源I3-20到I3-2N。

如图6所示，电流源I3-20到I3-2N-1和开关SW3-20到SW3-2N-1成对地串联在电源电位源VDD和第二电源线LV2之间。电流源I3-2N连接在电源电位VDD与第二电源线LV2之间。

数值[Dcom-Ddiff]被提供到电流源I3-20到I3-2N的控制栅极。

DAC4-1具有开关SW4-10到SW4-1N-1和电流源I4-10到I4-1N。

如图6所示，电流源I4-10到I4-1N-1和开关SW4-10到SW4-1N-1成对地串联在电源电位VDD和第三电源线LV3之间。电流源I4-1N连接在电源电位源VDD和第三电源线LV3之间。

数值[-Dcom-Ddiff]被提供到电流源I4-10到I4-1N的控制栅极。

DAC4-2具有开关SW4-20到SW4-2N-1和电流源I4-20到I4-2N。

如图6所示，电流源I4-20到I4-2N-1和开关SW4-20到SW4-2N-1成对地串联在电源电位源VDD和第四电源线LV4之间。电流源I4-2N连接在电源电位源VDD和第四电源线LV4之间。

数值[-Dcom+Ddiff]被提供到电流源I4-20到I4-2N的控制栅极。

在驱动器1D中，驱动目标电位V1被提供给电阻器R1和PMOS晶体管Q1，后者上拉第一输出节点NO1(输出VoutP)，驱动目标电位V3被提供给电阻器R3和NMOS晶体管Q3，后者下拉第一输出节点NO1(输出VoutP)。

再有，驱动目标电位V2被提供给电阻器R2和PMOS晶体管Q2，后者上拉第二输出节点NO2(输出VoutP)，驱动目标电位V4被提供给电阻器R4和NMON晶体管Q4，后者下拉第二输出节点NO2(输出VoutP)。

驱动目标电压V1到V4由四个DAC，即DAC3-1、3-2、4-1和4-2生成。

作为到DAC3-1、3-2、4-1和4-2的数字输入，[Dcom+Ddiff]，[Dcom-Ddiff]，[-Dcom-Ddiff]，[-Dcom+Ddiff]，相对于两条数字数据Dcom和Ddiff被给出。

假定对应于Ddiff和Dcom的模拟电压值是Vdiff和Vcom，下面的关系式成立。

等式6：

VDD-V1＝+Vdiff+Vcom

VDD-V2＝-Vdiff+Vcom

V3-GND＝-Vdiff-Vcom

V4-GND＝+Vdiff-Vcom

当电阻器R1到R4的阻值都是R时，PMOS晶体管Q1的输出电流IQ1、NMOS晶体管Q3的输出电流IQ3和从第一输出节点NO1流向负载的电流IVOutP由下面的等式给出。

等式7：

IQ1＝(+Vdiff+Vcom)/R

IQ3＝(-Vdiff-Vcom)/R

IVoutP＝2×(+Vdiff+Vcom)/R

类似地，当电阻器R1到R4的阻值都是R时，PMOS晶体管Q2的输出电流IQ2、NMOS晶体管Q4的输出电流IQ4和从第二输出节点NO2流向负载的电流IVoutN由下面的等式给出。

等式8：

IQ2＝(-Vdiff+Vcom)/R

IQ4＝(+Vdiff-Vcom)/R

IVoutN＝2·(-Vdiff+Vcom)/R

第一输出节点NO1侧的电位VoutP和第二输出节点NO2侧电位VoutN由下面等式给出。

等式9：

VoutP＝Vbias+2·Rload·(+Vdiff+Vcom)/R

VoutN＝Vbias+2·Rload·(-Vdiff+Vcom)/R

因此，输出VoutP和VoutN的差分电压VDPN和共模电压VIPN如下。

等式10：

VDPN＝4·Rload·Vdiff/R

VIPN＝Vbias+2·Rload·Vcom/R

这意味着输出的差分电压VDPN和共模电压VIPN根据数字值Ddiff和Dcom输出。

即使加入共模电压驱动时，根据本发明实施例的电路精确地控制流过电阻器R1到R4的电流，即从晶体管Q1到Q4输出的电流，所以差分输出可以被精确地输出而不依赖于共模输出的水平而被调整或者变形。

根据第六实施例，提供了一种匹配作为输出晶体管的每个晶体管Q1到Q4的源极电位与驱动目标电压值的负反馈(NFB)。于是，即使在漏极电位有波动的情况下也能精确地输出目标电流。

即使当MOS晶体管(场效应晶体管)的栅极电压-漏极电流特性是非线性的或者在PMOS与NMOS之间有差异时，也能输出具有需要的共模分量的差分信号。

再有，在第六实施例中，由于作为输入给出的驱动目标电压与输出电压之间良好的线性，被严格限定带宽的波形能够被正确地发送到负载。

此外，第六实施例的另一个优点在于，负载驱动电流与输出级消耗电流之比可以设置得很大，从而提供良好的能量利用率。

再有，与目标驱动电压成比例的电流可以被精确地输出而与负载的状况无关。

再有，差分输出可以被精确地输出而不依赖于共模输出水平而被调整或者变形。

第七实施例

图7是显示根据本发明第七实施例的包括差分驱动电路的驱动器结构的电路图。

根据本发明第七实施例的驱动器1E与第六实施例的驱动器1D的不同之处在于，本实施例中负载的驱动是仅仅利用作为第一驱动***的上拉电路来实现的。

具体地，图7的驱动器1E除了利用图6的驱动器1D的各部件之外，还利用PMOS晶体管Q1和Q2、第一和第二电路21和22、电阻器R1和R2、DAC3-1和3-2，和加法器/减法器10和11来执行负载驱动。

PMOS晶体管Q1和Q2的漏极分别连接到负载电阻Rload1和Rload2，负载电阻Rload1和Rload2连接到偏置电压Vbias的电源8。

根据第七实施例，提供了一种匹配作为输出晶体管的每个晶体管Q1和Q2的源极电位与驱动目标电压值的负反馈(NFB)。于是，即使在漏极电位有波动的情况下也能精确地输出目标电流。

再有，输出的差分电压VDPN和共模电压VIPN可以根据数值Ddiff和Dcom输出。

这种情况下，差分输出可以被精确地输出而不依赖于共模输出水平而被调整或变形。

第八实施例

图8是显示根据本发明第八实施例的包括差分驱动电路的驱动器结构的电路图。

根据本发明第八实施例的驱动器1F与第六实施例的驱动器1D的不同之处在于，本实施例中负载的驱动是仅利用作为第二驱动***的下拉电路来实现的。

具体地，图8的驱动器1F除了利用图6的驱动器1D的各部件之外，还利用NMOS晶体管Q3和Q4、第三和第四电路23和24、电阻器R3和R4、DAC4-1和4-2，和加法器/减法器12和13来执行负载驱动。

NMOS晶体管Q3和Q4的漏极分别连接到负载电阻Rload1和Rload2，负载电阻Rload1和Rload2连接到偏置电压Vbias的电源8。

根据第八实施例，提供了一种匹配作为输出晶体管的每个晶体管Q3和Q4的源极电位与驱动目标电压值的负反馈(NFB)。于是，即使在漏极电位有波动的情况下也能精确地输出目标电流。

再有，输出的差分电压VDPN和共模电压VIPN可以根据数值Ddiff和Dcom输出。

这种情况下，差分输出可以被精确地输出而不依赖于共模输出水平而被调整或变形。

第九实施例

图9是显示根据本发明第九实施例的包括差分驱动电路的驱动器结构的电路图。

根据本发明第九实施例的驱动器1G与第八实施例的驱动器1F的不同之处在于，本实施例驱动器1G具有稳定电路30，用于DAC稳定输出。

DAC的稳定电路30具有PMOS晶体管QA和QB、运算放大器A31和A32、电阻器RA31和RA32，和参考电阻器Rext31及电源V31。

PMOS晶体管QA的源极连接到电源电位VDD，漏极连接到电阻器RA31的一端和运算放大器A31的非反相输入端(+)。电阻器RA31的另一端连接到参考电位VSS。

PMOS晶体管QA的栅极连接到运算放大器A31的输出。

PMOS晶体管QB的源极连接到参考电阻器Rext31的一端和运算放大器A32反相输入端(-)。

PMOS晶体管QB的漏极连接到电阻器RA32的一端和运算放大器A31的反相输入端(-)。

PMOS晶体管QB的栅极连接到运算放大器A32的输出。参考电阻器Rext31的另一端连接到电源电位VDD，电阻器RA32的另一端连接到参考电位VSS。

运算放大器A32的非反相输入(+)连接到提供参考电压Vref的电源V31。

DAC4-1具有开关SW4-10到SW4-1N-1和PMOS晶体管Q4-10到Q4-1N作为电流源。

如图9所示，PMOS晶体管Q4-10到Q4-1N-1和开关SW4-10到SW4-1N-1成对串联在电源电位VDD和第三电源线LV3之间。PMOS晶体管Q4-1N的源极连接到电源电位VDD，漏极连接到第三电源线LV3。

PMOS晶体管Q4-10到Q4-1N的栅极连接到稳定电路30的运算放大器A31的输出。

DAC4-2具有开关SW4-20到SW4-2N-1和PMOS晶体管Q4-20到Q4-2N作为电流源。

如图9所示，PMOS晶体管Q4-20到Q4-2N-1和开关SW4-20到SW4-2N-1成对串联在电源电位VDD和第四电源线LV4之间。PMOS晶体管Q4-2N的源极连接到电源电位VDD，漏极连接到第四电源线LV3。

PMOS晶体管Q4-20到Q4-2N的栅极连接到稳定电路30的运算放大器A31的输出。

在稳定电路30中，晶体管QA和电阻器RA31用作DAC4-1和4-2的复制物(replica)，产生驱动目标电压V3和V4。包括这些复制物的稳定电路30输出与当特定的数字输入被提供给DAC4-1和4-2中每一个时的输出相同的输出VA。

负反馈(NFB)被应用于输出VA以便获得下列等式代表的关系。

等式11：

VA＝Vref·(RA/Rext)

因此，当特定数值输入到DAC4-1和4-2中每一个时，输出也变成VA。

当R＝R3＝R4时，输出级的跨导率是1/R，所以输出电位如下：

等式12：

VA·Rload/R＝Vref·(RA/R)·(Rload/Rext)

假定电阻器R31和R3、R4都是相同集成电路中的电阻，并且它们的比值实质上是恒定的，负载电阻Rload1和Rload2和参考电阻Rext31都是集成电路外的高精度电阻，它们的比值也是常数。

因此，当特定的数值输入到DAC4-1和4-2中每一个时，输出是参考电压Vref的整数倍。

如果参考电压Vref是由带隙参考输出或修整(trimmed)偏置生成电路提供的稳定电压，这意味着当特定数值输入被提供时，根据第九实施例的驱动器1G的输出被稳定化。

相同的稳定电路也可以用于图1的驱动器1、图4的驱动器1B、图5的驱动器1C、图6的驱动器1D和图7的驱动器1E。

根据第九实施例，提供了一种匹配作为输出晶体管的每个晶体管Q3和Q4的源极电位与驱动目标电压值的负反馈(NFB)。于是，即使在漏极电位有波动的情况下也能精确地输出目标电流。

再有，输出的差分电压VDPN和共模电压VIPN可以根据数值Ddiff和Dcom输出。

这种情况下，差分输出可以被精确地输出而不依赖于共模输出水平被调整或变形。

再有，当特定的数值输入被给定时的输出可以被稳定化。

第十实施例

图10是显示根据本发明第十实施例的包括差分驱动电路的驱动器结构的电路图。

根据第十实施例的驱动器1H区别于第五实施例的驱动器1C之处在于，本实施例中在DAC的上游级设置了将输入乘以系数C的乘法器14，使得相对于特定的数值输入，输出变成恒定的。

系数C由具有复制DAC功能的稳定电路40生成。

稳定电路40具有PMOS晶体管Q41、电阻器RA41和RA42、参考电阻器Rext41、运算放大器A41和A42，以及电源V41。

稳定电路40还有开关SW41-0到SW41-N-1、电流源I41-0到I41-N、电源线LV41、乘法器41和状态机42。

PMOS晶体管P41的源极连接到参考电阻器Rext41的一端和运算放大器A41的反相输入端(-)。

PMOS晶体管Q41的漏极连接到电阻器RA41的一端和运算放大器A42的反相输入端(-)。

PMOS晶体管Q41的栅极连接到运算放大器A41的输出。参考电阻器Rext41的另一端连接到电源电位VDD，电阻器RA41的另一端连接到参考电位VSS。

运算放大器A41的非反相输入(+)连接到提供参考电压Vref的电源V41。

运算放大器A42的非反相输入(+)连接到电源线LV41。

电阻器RA42的一端连接到电源线LV41，另一端连接到参考电位VSS。

如图10所示，电流源I41-0到I41-N-1和开关SW41-10到SW41-1N-1成对串联在电源电位VDD和电源线LV41之间。电流源I41-1N连接在电源电位VDD和电源线LV41之间。

通过将固定值乘以系数C获得的用于开/关控制的N比特数据被提供到开关SW41-10到SW41-1N-1的控制门极。

乘法器41提供通过将固定值乘以系数C而获得的N比特数据到开关SW41-10到SW41-1N-1的控制门极。

状态机42通过从最小值扫描取得系数C的一个值，在该值上作为比较器的运算放大器A42的输出电平P从0变到1。状态机42提供取得的系数C到乘法器41和14。

图11是显示根据本发明第十实施例的稳定电路的状态机运行流程图。

首先，状态机42将系数C设置到最小值(ST1)。

接下来，状态机42确定运算放大器A42的输出P为0还是1(ST2)。

如果在步骤ST2确定输出P是0，状态机42确定系数C是否为最大值(ST3)。

如果在步骤ST3确定系数C不是最大值，状态机42给系数C的值加1，并且从步骤ST2开始重复该过程。

然后，一旦在步骤ST2确定输出P是1，则状态机42停止该过程。

一旦在步骤ST3确定系数C已经达到最大值，状态机42也停止该过程。

以此方式，状态机42从最小值开始扫描系数C并且找到系数C的一个值，在该值上比较器输出从0变到1。

包括DAC复制功能的稳定电路40(通过将固定值乘以系数C而获得的一个值被输入给它)的输出通常如下表示。

等式13：

VA＝Vref·(RA/R)

被提供如上所述的相同的数值输入的作为输出电路的差分驱动电路2H，也输出与VA相同的电压用于驱动目标电压V3或V4，这是由于该数值在DAC4的输入处被乘以系数C。假定R＝R3＝R4，此时的输出电压如下地获得，并且被稳定到一个恒定值。

等式14：

VA·(Rload/R)＝Vref·(RA/R)·(Rload/Rext)

相同的稳定电路还可以应用到图1的驱动器1、图4的驱动器1B、图5的驱动器1C、图6的驱动器1D和图7的驱动器1E。

根据第十实施例，提供了一种匹配作为输出晶体管的每个晶体管Q3和Q4的源极电位与驱动目标电压值的负反馈(NFB)。于是，即使在漏极电位有波动的情况下也能精确地输出目标电流。

这种情况下，差分输出可以被精确地输出而不依赖于共模输出水平而被调整或变形。

再有，可以稳定当提供特定的数值输入时的输出。

前面，已经说明了根据本发明第一实施例的包括差分驱动电路的驱动器1的其它结构。

下面将参照附图12到19说明作为第十一到第十六实施例的包括根据本发明第二实施例的差分驱动电路的驱动器1A的其它结构。

第十一实施例

图12是显示根据本发明第十一实施例的包括差分驱动电路的驱动器结构的电路图。

根据第十一实施例的驱动器1I不同于根据第二实施例的驱动器1A之处在于，本实施例中负载的驱动是仅仅利用作为第一驱动***的上拉电路实现的。

具体地，图12中的驱动器1I除了图2中的驱动器1A的各部件之外，还使用PMOS晶体管Q1和Q2、第一和第二电路21和22、电阻器R1和R2及差分放大器6来执行负载的驱动。

PMOS晶体管Q1和Q2的漏极分别连接到负载电阻Rload1和Rload2，负载电阻Rload1和Rload2连接到偏置电压Vbias的电源8。

根据第十一实施例，提供了匹配作为输出晶体管的每个晶体管Q1和Q2的源极电压与驱动目标电压值的负反馈(NFB)。于是即使当漏极电位中出现波动的情况下也能精确地输出目标电流。

第十二实施例

图13是显示根据本发明第十二实施例的包括差分驱动电路的驱动器结构的电路图。

根据第十二实施例的驱动器1J不同于第二实施例的驱动器1A之处在于，本实施例中，负载的驱动是仅仅利用作为第二驱动***的下拉电路实现的。

具体地，图13中的驱动器1J除了图2中的驱动器1A的各部件之外，还使用NMOS晶体管Q3和Q4、第三和第四电路23和24、电阻器R3和R4及差分放大器7来执行负载的驱动。

NMOS晶体管Q3和Q4的漏极分别连接到负载电阻Rload3和Rload4，负载电阻Rload3和Rload4连接到偏置电压Vbias的电源9。

根据第十二实施例，提供了匹配作为输出晶体管的每个晶体管Q3和Q4的源极电位与驱动目标电压值的负反馈(NFB)。于是即使当漏极电位中出现波动的情况下也能精确地输出目标电流。同时，可以精确地输出期望的共模电压。

第十三实施例

图14是显示根据本发明第十三实施例的包括差分驱动电路的驱动器结构的电路图。

根据第十三实施例的驱动器1K不同于第二实施例的驱动器1A之处在于，在本实施例中，驱动器1K具有偏移附加电路50，该电路50将一个偏移附加到驱动目标电位V1到V4的每个之上。

差分驱动电路2K的第一和第二输出节点NO1和NO2分别连接到负载电阻Rload1和Rload2，负载电阻Rload1和Rload2连接到偏置电压Vbias的电源8。

偏移附加电路50具有差分放大器51、电流镜电路52和53及电阻器R51。

差分放大器51具有PMOS晶体管QP51和QP52、电阻器R51和电流源I51和I52。

电流镜电路52具有NMOS晶体管QN51到QN53和电流源I53。

电流镜电路53具有NMOS晶体管QN54和QN55、PMOS晶体管QP53到QP55及电流源I54。

差分放大器51的PMOS晶体管QP51的源极连接到电流源I51，漏极连接到电流镜电路52的NMOS晶体管QN54的漏极和NMOS晶体管QN54和QN55的栅极。

PMOS晶体管QP52的源极连接到电流源I52，漏极连接到电流镜电路52的NMOS晶体管QN51的漏极。

电阻器R51连接在PMOS晶体管QP51的源极和PMOS晶体管QP52的源极之间。

PMOS晶体管QP51的栅极连接到电压VcomP的电源线。PMOS晶体管QP52的栅极连接到电压VcomN的电源线。

在电流镜电路52中，NMOS晶体管QN51的漏极连接到电流源I53、NMOS晶体管QN51本身的栅极、NMOS晶体管QN52和QN53的栅极，而源极连接到参考电位VSS。

NMOS晶体管QN52的源极连接到参考电位VSS，漏极连接到第一差分放大器6的驱动目标电位V1的输出部分，即连接到电阻器R1与NMOS晶体管Q61的漏极之间的连接点。

NMOS晶体管QN53的源极连接到参考电位VSS，漏极连接到第一差分放大器6的驱动目标电位V2的输出部分，即连接到电阻器RA2与NMOS晶体管Q62的漏极之间的连接点。

在电流镜电路53中，NMOS晶体管QN54和QN55的源极连接到参考电位VSS。

NMOS晶体管QN55的漏极连接到PMOS晶体管QP53的漏极和电流源I54。

PMOS晶体管QP53的源极连接到电源电位VDD，漏极连接到PMOS晶体管QP53自身的栅极和PMOS晶体管QP54和QP55的栅极。

PMOS晶体管QP54的源极连接到电源电位VDD，漏极连接到第二差分放大器7的驱动目标电位V4的输出部分，即连接到电阻器RA4与PMOS晶体管Q72的漏极之间的连接点。

PMOS晶体管QP55的源极连接到电源电位VDD，漏极连接到第二差分放大器7的驱动目标电位V3的输出部分，即连接到电阻器RA3与PMOS晶体管Q71的漏极之间的连接点。

在驱动器1K中，差分放大器51将一个偏移提供到每个驱动目标电位V1到V4，该偏移是增加的差分对。

与当提供到差分放大器51的电压VcomP和VcomN是平衡的时比较，当给作[VcomP-VcomN]的信号是正信号时，流到第一和第二差分放大器6和7的电流发生改变。

也就是说，当给作[VcomP-VcomN]的信号是正信号时，流经第一差分放大器6的电阻器RA1和RA2的电流增加，流经第二差分放大器7的电阻器RA3和RA4的电流减小。

结果是，驱动目标电位V1和驱动目标电位V2降低，流经差分驱动电路2K的电阻器R1和R2的电流增加。由于驱动目标电位V3和驱动目标电位V4降低，流经电阻器R3和R4的电流减小。

也就是说，从第一和第二晶体管Q1和Q2输出的上拉电流增大，从第三和第四晶体管Q3和Q4输出的下拉电流减小，因此输出VoutP和VoutN的共模电压升高。

然而，由于第一和第二晶体管Q1和Q2的输出的增加是相同的，第三和第四晶体管Q3和Q4的输出的减小也是相同的，在差分电压中没有改变。

也就是说，此电路也能够与共模电压水平无关地精确地输出差分输出。

根据第十三实施例，提供了匹配作为输出晶体管的每个晶体管Q1到Q4的源极电位与驱动目标电压值的负反馈(NFB)。于是，即使在漏极电位中有波动的情况下，也可以精确地输出目标电流。

即使当MOS晶体管(场效应晶体管)的栅极电压-漏极电流特性不是线性或者在PMOS和NMOS之间有差异时，也能输出具有需要的共模分量的差分信号。

再有，在第十三实施例中，由于作为输入的驱动目标电压和输出电压之间的良好线性，被严格调整以限制带宽的波形可以正确地发送到负载。

此外，第十三实施例的优点还在于，负载驱动电流与输出级的消耗电流之比可以设置得很大从而提供良好的能量使用率。

再有，与目标驱动电压成比例的电流可以与负载的状况无关地被精确输出。

再者，差分输出可以被精确地输出，而不依赖于共模输出水平而被调整或变形。

第十四实施例

图15是显示根据本发明第十四实施例的包括差分驱动电路的驱动器结构的电路图。

根据第十四实施例的驱动器1L不同于第十三实施例的驱动器1K之处在于，本实施例中，负载的驱动是仅利用作为第一驱动***的上拉电路实现的。

具体地，图15中的驱动器1L除了使用图14中的驱动器1K的各部件之外，还使用PMOS晶体管Q1和Q2、第一和第二电路21和22、电阻器R1和R2及差分放大器6、差分放大器51以及电流镜电路52来执行负载的驱动。

PMOS晶体管Q1和Q2的漏极分别连接到负载电阻Rload1和Rload2，负载电阻Rload1和Rload2连接到偏置电压Vbias的电源8。

然而应注意，差分放大器51的PMOS晶体管QP51的漏极连接到参考电位VSS。

根据第十四实施例，提供了匹配作为输出晶体管的每个晶体管Q1和Q2的源极电位与驱动目标电压值的负反馈(NFB)。这样，即使在漏极电位中有波动的情况下，仍可以精确地输出目标电流。

再有，差分输出可以被精确地输出，而不依赖于共模输出水平而被调整或变形。

第十五实施例

图16是显示根据本发明第十五实施例的包括差分驱动电路的驱动器结构的电路图。

根据第十五实施例的驱动器1M不同于第十三实施例的驱动器1K之处在于，本实施例中，负载的驱动是仅利用作为第二驱动***的下拉电路实现的。

具体地，图16中的驱动器1M除了使用图14中的驱动器1K的各部件之外，还使用NMOS晶体管Q3和Q4、第三和第四电路23和24、电阻器R3和R4及差分放大器7、差分放大器51以及电流镜电路53来执行负载的驱动。

NMOS晶体管Q3和Q4的漏极分别连接到负载电阻Rload1和Rload2，负载电阻Rload1和Rload2连接到偏置电压Vbias的电源8。

然而应注意，差分放大器51的PMOS晶体管QP52的漏极连接到参考电位VSS。

再有，在电流镜电路53中，不使用图14中的NMOS晶体管QN54和QN55，差分放大器51的PMOS晶体管QP51的漏极连接到电流源I54和PMOS晶体管QP53的漏极。

根据第十五实施例，提供了匹配作为输出晶体管的每个晶体管Q1和Q2的源极电位与驱动目标电压值的负反馈(NFB)。这样，即使在漏极电位中有波动的情况下，仍可以精确地输出目标电流。

再有，差分输出可以被精确地输出，而不依赖于共模输出水平而被调节或变形。

第十六实施例

图17显示了根据本发明第十六实施例的包括差分驱动电路的驱动器结构的电路图。

根据第十六实施例驱动器1N比根据第十二实施例的驱动器1I的结构增加了下述部件。

也即，驱动器1N具有用于电阻调节的PMOS晶体管QA61和QA62，该晶体管与第一级的差分放大器6的负载电阻RA1和RA2并联。PMOS晶体管QA61和QA62每一个的栅极电位Vadj由增益调节电路60控制。

驱动器1N在输出级有一跨导电路，该电路输出与驱动目标电位V1和V2成比例并且与电阻R1和R2成反比的电流。

假定第一级的差分放大器6的增益是Gamp，那么从第一级差分放大器6的差分输入[Vinp-VinN]到差分驱动电路2N的差分输出[VoutP-VoutN]的总增益Gtot由下式表示：

等式15

Gtot＝Gamp·(1/R)·Rload

这里，R表示由差分驱动电路2N的电阻器R1、R2和R12确定的组合阻值。由于每个电阻器R都放置在集成电路中，如果负载电阻Rload放置在集成电路外，那么，R和Rload之比不为常量。差分放大器6的增益也会根据集成电路的设备特征或温度而改变。

因此，总增益也受集成电路的大的制造变化性和温度漂移的影响。

因此，图17所示的电路采用了上述结构以保证总增益即Gtot恒定。

也即，在图17的电路中，用于电阻调节的PMOS晶体管QA61和QA62与第一级的差分放大器6的负载电阻RA1和RA2并联，从而形成放大级(电平移位器)6A。

图17中的电路这样构成，即，使得其栅极电位Vadj由增益调节电路60控制。

图18是显示图17中的增益调节电路60的第一构造的电路图。

图18中的增益调节电路60A具有放大级6A上的复制电路61和参考电压及偏移电压提供部分(此后称为“电压提供部分”)62。

增益调节电路60A还具有将一个偏移附加到复制电路61的输出的偏移附加电路63和用偏移平衡复制输出的反馈放大器(误差放大器)64。

复制电路61具有与放大级6A的复制电路相同的结构。

也即，复制电路61具有NMOS晶体管QN61和QN62、电阻器RB1、RB2、RB61、电流源IB61和IB62以及PMOS晶体管QP61和QP62。

在复制电路61中，NMOS晶体管QN61的源极连接到电流源IB61，漏极连接到电阻器RB1的一端和PMOS晶体管QP61的漏极，节点ND61由它们的连接点形成。电阻器RB1的另一端和PMOS晶体管QP61的源极连接到电源电位VDD。

NMOS晶体管QN62的源极连接到电流源IB62，漏极连接到电阻器RB2的一端和PMOS晶体管QP62的漏极，节点ND62由它们的连接点形成。电阻器RB2的另一端和PMOS晶体管QP62的源极连接到电源电位VDD。

电阻器RB61连接在NMOS晶体管QN61的漏极和NMOS晶体管QN62的漏极之间。

NMOS晶体管QN61和QN62的栅极连接到电压提供部分62的参考电压提供部分。

误差放大器64的输出被反馈到PMOS晶体管QP61和QP62的栅极。

误差放大器64的输出被提供用作放大级6A的每个PMOS晶体QA61和QA62的栅极电位Vadj。

电压提供部分62具有参考电压源V61、监测电阻器Rpoly、参考电阻器Rext和运算放大器A61和A62。

电压提供部分62在参考电压输出侧具有PMOS晶体管QP63到QP66、NMOS晶体管QN63和电阻器R62、R63。

监测电阻器Rpoly的一端连接到运算放大器A61的非反相输入端(+)和PMOS晶体管QP63的漏极，另一端连接到参考电位VSS(例如地电位GND)。

PMOS晶体管QP63的源极连接到电源电位VDD，栅极连接到运算放大器A61的输出。

PMOS晶体管QP64的源极连接到电源电位VDD，漏极连接到电阻器R62的一端，其连接节点ND63连接到复制电路61的NOMS晶体管QN61的栅极。

电阻器R62的一端连接到电阻器R63的一端，其连接节点ND64连接到复制电路61的NOMS晶体管QN62的栅极。电阻器R63的另一端连接到参考电位VSS。

运算放大器A61、A62的各自的反相输入端(-)共同地连接到参考电压源V61。

参考电阻器Rext的一端连接到运算放大器A62的非反相输入端(+)和PMOS晶体管QP65的漏极。PMOS晶体管QP65和QP66的源极连接到电源电位VDD，其各自的栅极连接到运算放大器A62的输出。

PMOS晶体管QP66的漏极连接到NMOS晶体管QN63的漏极和栅极，其连接节点ND65连接到偏移附加电路63的输入部分。

偏移电压增加部分63具有PMOS晶体管QP67和QP68、NOMS晶体管QN64和QN65及电阻器R64和R65。

在偏移附加电路63中，PMOS晶体管QP67的源极连接到电源电位VDD，漏极连接到电阻器R64的一端，栅极连接到复制电路61的高输出侧(VH)的节点ND62。

电阻器R64的另一端连接到NMOS晶体管QN64的漏极，其连接节点ND66连接到误差放大器64的反相输入端(-)。NOMS晶体管QN64源极连接到参考电位VSS。

PMOS晶体管QP68的源极连接到电源电位VDD，漏极连接到电阻器R65的一端，其连接节点ND67连接到误差放大器64的非反相输入端(+)。

PMOS晶体管QP68的栅极连接到复制电路61的低输出侧(VL)的节点ND61。

电阻器R65的另一端连接到NMOS晶体管QN65的漏极，NMOS晶体管QN64的源极连接到参考电位VSS。

NOMS晶体管QN64、QN65的栅极共同连接到电压提供部分62的偏移电压输出侧的节点ND65。

这里，参考电阻器Rext是集成电路之外的电阻并且高精度地保持与负载阻值的比率。监测电阻器Rpoly是集成电路内的电阻，并且一直保持与R的精确比值。

在图18的电路中，参考电位Vref提供到监测电阻器Rpoly的状态是由负反馈(NFB)实现的。

那种状态下流经监测电阻器Rploy的电流流过复制电路的差分对的输入处的偏置电阻器R62，这是由于包括PMOS晶体管QP64的电流镜。结果是，复制电路61的NOMS晶体管QN61、QN62所形成的差分放大器的差分输入变成α×Vref。

这里，α是监测电阻器Rpoly与偏置电阻器R62的比值。如果这些电阻器被制造到同一集成电路中，则α变成任何时候都基本上恒定的值。

参考电阻器Rext也是处于被提供了参考电压Vref的状态，流经参考电阻器Rext的相同电流也被传送到输出偏移电阻器R64和R65。

通过也将输出偏移电阻器R64和R65制造到与监测电阻器Rpoly相同的集成电路中，也可以使它们之间的比值β基本为常量。

利用这样的结构，输出偏移电压正比于参考电压乘以监测电阻器Rpoly与参考电阻器Rext的比值。

向其提供了偏移的复制电路61的差分放大器的输出被输入到误差放大器64，应用了负反馈以便误差放大器64的输入通过操作差分放大器的负载调节PMOS晶体管QP61和QP62的栅极而被平衡。

如果建立了这种平衡，这就意味着差分放大器的增益Gamp作了如下调节。

等式16

Gamp＝(Vref＊β＊Rpoly/Rext)/(α*Vref)＝(1/α)＊β＊Rpoly/Rext

由于R也是集成电路电阻的组合电阻，R保持对监测电阻Rpoly的恒定比值。

假定R＝Rpoly/γ，重写总增益等式则给出如下等式。

Gtot＝(1/α)＊β＊γ＊Rload/Rext

由于α、β和γ每一个都是如上所述相同集成电路内的电阻比值，因此基本上具有恒定值，该恒定值既不受制造变化性影响也不受温度影响。

假定Rload和Rext是集成电路之外的电阻且具有精确的绝对值和很小的温度特性，则比值Rload/Rext也是恒定的。

因此，该等式表明根据第十六实施例的电路给出了稳定的总增益，该增益既不受制造变化性影响也不受温度影响。

通过切换此增益调节电路的极性，可以实施图13所示的下拉驱动电路的增益调节。

对于根据第二实施例的推拉驱动电路，可以利用图17所示的电路和其反转极性电路这二者进行该调节。

图19是显示图17所示的增益调节电路60的第二结构的电路图。

图19所示的增益调节电路60B与图18所示的增益调节电路60A的区别如下。

也即，使得流经监测电阻器Rpoly的电流流到复制电路61的运算放大器的输入偏置电阻器R62的电流镜电路中的电流比值被控制信号TRIM轻微改变。

具体地，在电压提供部分62A中，PMOS晶体管QP70到QP73与PMOS晶体管QP64并联，形成电流镜电路。

PMOS晶体管QP70的漏极连接到节点ND63，源极连接到PMOS晶体管QP72的漏极，PMOS晶体管QP72的源极连接到电源电位VDD。

PMOS晶体管QP71的漏极连接到节点ND63，源极连接到PMOS晶体管QP73的漏极，PMOS晶体管QP73的源极连接到电源电位VDD。

PMOS晶体管QP70和QP71的栅极连接到运算放大器A61的输出，共同与PMOS晶体管QP64的栅极连接。

PMOS晶体管QP72的栅极连接到控制信号TRIM1的电源线，PMOS晶体管QP73的栅极连接到控制信号TRIM2的电源线。

在电压提供部分62A中，由电流镜电路传送到输入偏置电阻器R62的电流比值由控制信号TRIM1和TRIM0通过开/关该PMOS晶体管QP72和QP73而轻微改变。

这等效于调节监测电阻器Rpoly和偏置电阻器R62之间的比值α。结果是，也可以调节总增益。

即使集成电路内的电阻率α、β和γ基本为常量，由于制造变化性也会有轻微的误差。如果制造大量的集成电路，在极少的情况下，可能有一个具有大的误差。

在图19中的增益调节电路60B中，由于制造变化性而由电阻比误差导致的总增益可以通过控制信号TRIM1和TRIM0来校正。

反转图19的电路的极性，并且与反转极性电路组合使用使得可以应用到图13所示的根据第十四实施例的电路和第二实施例所示的电路。

在前述中，已经给出了根据本发明第二实施例的包括差分驱动电路的驱动器1A的另一结构。

下面将参考附图20-23说明作为第十七到第二十实施例的根据本发明第三实施例的通信设备的另一结构。

第十七实施例

图20是显示根据本发明第十七实施例的通信设备的结构的示意图。

根据第十七实施例的通信设备100A除了具有根据第三实施例的通信设备100的结构外，在发送器120侧设置了发送器160、在发送器130侧设置了接收器170和偏置电源180。

差分传输线110的一端由发送器120附近的单个终接电阻器Rterm1终接，发送器160的输出经两个终接电阻器Rterm2连接到差分传输线110。

差分传输线110的另一端由发送器130附近的单个终接电阻器Rterm1终接，发送器160的输出经两个终接电阻器Rterm2连接到DC偏置电源180。

接收器170连接到差分传输线110的另一端。

发送器120和130包括例如上述的根据第一或第二实施例的差分驱动电路2或2A。

根据此实施例的差分驱动电路(输出电路)与输出电位无关地任何时候都输出精确的差分电流。因此，即使当共模电位的另一信号被叠加到差分信号对上，在差分信号中也没有扰动，并且几乎没有引起共模信号的噪声的伴随差分信号驱动的共模信号的泄露。

如上所述，在根据第十七实施例的通信设备100A中，差分传输线110由单个电阻器Rterm1和两个串联电阻器Rterm2(-1，-2)并行终接。每个电阻器Rterm2的节点在发送器120侧被施加以低阻抗信号电压，在发送器130侧以DC电压被偏置。

至于当从差分传输线110侧来看发送器时的阻抗，在差模和共模中，分别看到终接电阻器Rterm1和Rterm2的并联电阻、和两个并联电阻器Rterm2。

例如，假定终接电阻器Rterm1是1kΩ，终接电阻器Rterm2是56Ω，这意味着差分传输线110在差分模式中以大约100Ω终接，在共模中以28Ω终接，于是实现在差模中匹配100Ω的阻抗，以及在共模中匹配30Ω的阻抗，这对电磁耦合的成对传输线来说是典型的。

当共模电压信号从发送器160发送到这样的传输线时，接收器170可以接收一个信号作为差分对的平均电压。

此传输的实现不与从发送器120到接收器150的差分信号传输和从发送器130到接收器140的差分信号传输发生干扰。

第十八实施例

图21是显示根据本发明第十八实施例的通信设备结构的示意图。

在根据第十八实施例的通信设备100B中，接收器200与发送器160并行设置在差分传输线110的一端侧，发送器190与发送器210类似地并行连接在另一端侧。

在通信设备100B中，也实现了共模信号传输，从发送器160到接收器210和从发送器190到接收器200的双向通信不发生同时的并行的相互干扰。

第十九实施例

图22是显示根据本发明第十九实施例的通信设备结构的示意图。

根据第十九实施例的通信设备100C与根据第十八实施例的通信设备100A的不同之处在于，在本实施例中，根据第六实施例的驱动器1D或根据第十三实施例的驱动器1K也应用到差分传输线110的另一端侧上的发送器120C。

再有，通信设备100C具有偏置电源220而不是发送器160，差分传输线110的一端侧经电阻器Rterm2偏置DC电压。

第二十实施例

图23是显示根据本发明第二十实施例的通信设备结构的示意图。

根据第二十实施例的通信设备100D与根据第十九实施例的通信设备100C的不同之处在于，在本实施例中，根据第六实施例的驱动器1D或根据第十三实施例的驱动器1K也应用到差分传输线110的另一端侧上的发送器130D。

接收器230与发送器120C并联。

根据第二十实施例，可以利用根据第六实施例的驱动器1D或第十三实施例的驱动器1K实现共模信号的同时双向传输。

本领域的技术人员将可理解，根据设计要求和其它因素在后附权利要求范围内或等同物范围内可以做出各种的修正、组合、子组合或替换。

Claims (20)

1、一种差分驱动电路，包括以下至少之一：

第一驱动***，包括：

第一导电类型的第一场效应晶体管，

第一导电类型的第二场效应晶体管，

第一电阻器和第二电阻器，

第一电路，控制第一场效应晶体管的源极电压使其等于所提供的第一驱动目标电压，和

第二电路，控制该第二场效应晶体管的源极电压使其等于所提供的第二驱动目标电压，

第一场效应晶体管的源极经第一电阻器连接到电源电位源，漏极连接到第一输出节点，

第二场效应晶体管的源极经第二电阻器连接到电源电位源，漏极连接到第二输出节点；以及

第二驱动***，包括：

第二导电类型的第三场效应晶体管，

第二导电类型的第四场效应晶体管，

第三电阻器和第四电阻器，

第三电路，控制第三场效应晶体管的源极电压使其等于所提供的第三驱动目标电压，和

第四电路，控制第四场效应晶体管的源极电压使其等于所提供的第四驱动目标电压，

第三场效应晶体管的源极经第三电阻器连接到参考电位源，漏极连接到第一输出节点，

第四场效应晶体管的源极经第四电阻器连接到参考电位源，漏极连接到第二输出节点，

其中该差分驱动电路驱动共模电压以形成跨负载电阻的恒定差分信号。

2、根据权利要求1的差分驱动电路，其中：

在第一驱动***中，第一驱动目标电压和第二目标驱动电压形成其和恒定的差分信号对；以及

在第二驱动***中，第三驱动目标电压和第四目标驱动电压形成其和恒定的差分信号对。

3、根据权利要求2的差分驱动电路，其中如果该差分驱动电路具有第一驱动***和第二驱动***，

第一驱动目标电压和第三驱动目标电压是具有偏移的相同波形的信号，并且

第二驱动目标电压和第四驱动目标电压是具有偏移的相同波形的信号。

4、根据权利要求2的差分驱动电路，其中：

在第一驱动***中，第一驱动目标电压和第二驱动目标电压的平均电压被偏置使得其低于电源电位一个恒定值；并且

在第二驱动***中，第三驱动目标电压和第四驱动目标电压的平均电压被偏置使得其高于参考电位一个恒定值。

5、根据权利要求1的差分驱动电路，其中：

第一电路包括第一运算放大器，该第一运算放大器具有连接到第一驱动目标电压的电源线的第一输入端、连接到第一场效应晶体管的源极的第二输入端、和连接到第一场效应晶体管的栅极的输出；

第二电路包括第二运算放大器，该第二运算放大器具有连接到第二驱动目标电压的电源线的第三输入端、连接到第二场效应晶体管的源极的第四输入端、和连接到第二场效应晶体管的栅极的输出；

第三电路包括第三运算放大器，该第三运算放大器具有连接到第三驱动目标电压的电源线的第五输入端、连接到第三场效应晶体管的源极的第六输入端、和连接到第三场效应晶体管的栅极的输出；并且

第四电路包括第四运算放大器，该第四运算放大器具有连接到第四驱动目标电压的电源线的第七输入端、连接到第四场效应晶体管的源极的第八输入端、和连接到第四场效应晶体管的栅极的输出。

6、根据权利要求1的差分驱动电路，其中：

第一驱动***还包括第五电阻器，连接在第一场效应晶体管的源极和第二场效应晶体管的源极之间；并且

第二驱动***还包括第六电阻器，连接在第三场效应晶体管的源极和该第四场效应晶体管的源极之间。

7、根据权利要求5的差分驱动电路，其中：

第一驱动***还包括第五电阻器，连接在第一场效应晶体管的源极和第二场效应晶体管的源极之间；并且

第二驱动***还包括第六电阻器，连接在第三场效应晶体管的源极和第四场效应晶体管的源极之间。

8、根据权利要求1的差分驱动电路，其中：

第一驱动***还包括数模变换器(DAC)，根据输入的数字数据产生第一驱动目标电位和第二驱动目标电位；并且

第二驱动***还包括数模变换器(DAC)，根据输入的数字数据产生第三驱动目标电位和第四目标驱动电位。

9、根据权利要求8的差分驱动电路，其中：

第一驱动***还包括：

第一DAC，从两个数字输入的第一相加/相减结果产生第一驱动目标电位，和

第二DAC，从两个数字输入的第二相加/相减结果产生第二驱动目标电位；并且

第二驱动***还包括：

第三DAC，从两个数字输入的第三相加/相减结果产生第三驱动目标电位，和

第四DAC，从两个数字输入的第四相加/相减结果产生第四驱动目标电位。

10、根据权利要求9的差分驱动电路，其中：

第一驱动***还包括稳定电路，用来稳定第一DAC和第二DAC的输出；并且

第二驱动***还包括稳定电路，用来稳定第三DAC和第四DAC的输出。

11、根据权利要求8的差分驱动电路，其中：

第一驱动***还包括乘法器，该乘法器将特定输入乘以指定的系数以便使DAC的输出相对于所述输入变为恒定值，并把乘法运算后的输入输入到DAC；并且

第二驱动***还包括乘法器，该乘法器将特定输入乘以指定的系数以便使DAC的输出相对于所述输入变为恒定值，并把乘法运算后的输入输入到DAC。

12、根据权利要求1的差分电路，其中：

第一驱动***还包括第一差分放大器，该第一差分放大器接收差分电压并产生第一驱动目标电压和第二驱动目标电压，将所产生的第一驱动目标电压提供给第一电路，并将所产生的第二驱动目标电压提供给第二电路；

该第二驱动***还包括第二差分放大器，该第二差分放大器接收差分电压并产生第三驱动目标电压和第四驱动目标电压，将所产生的第三驱动目标电压提供给第三电路，并将所产生的第四驱动目标电压提供给第四电路。

13、根据权利要求12的差分电路，其中：

第一驱动***还包括第五电阻器，连接在该第一场效应晶体管的源极与第二场效应晶体管的源极之间；并且

第二驱动***还包括第六电阻器，连接在第三场效应晶体管的源极与该第四场效应晶体管的源极之间。

14、根据权利要求12的差分驱动电路，其中：

第一驱动***还包括偏移附加电路，该电路将一个偏移附加到由第一差分放大器产生的第一驱动目标电位和第二驱动目标电位中的每一个；并且

第二驱动***还包括偏移附加电路，该电路将一个偏移附加到由第二差分放大器产生的第三驱动目标电位和第四驱动目标电位中的每一个。

15、根据权利要求12的差分驱动电路，其中：

第一驱动***还包括：

第一电阻调节场效应晶体管，与第一差分放大器的负载电阻并联，和

调节电路，调节该第一电阻调节场效应晶体管的栅极电位；并且

第二驱动***还包括：

第二电阻调节场效应晶体管，与第二差分放大器的负载电阻并联，和

调节电路，调节该第二电阻调节场效应晶体管的栅极电位。

16、根据权利要求5的差分电路，其中：

该差分驱动电路与吸收提供到负载侧的多余电流的共模反馈电路连接。

17、一种通信设备，包括设置在差分传输线的两端侧上的发送器，其中：

该发送器包括差分驱动电路，该差分驱动电路驱动共模电压以形成跨负载电阻的恒定差分信号；并且

该差分驱动电路包括：

第一导电类型的第一场效应晶体管，

第一导电类型的第二场效应晶体管，

第二导电类型的第三场效应晶体管，

第二导电类型的第四场效应晶体管，

第一输出节点和第二输出节点，

第一电阻器、第二电阻器、第三电阻器和第四电阻器，

该第一场效应晶体管的源极经第一电阻器连接到电源电位，漏极连接到第一输出节点，

该第二场效应晶体管的源极经该第二电阻器连接到电源电位，漏极连接到第二输出节点，

该第三场效应晶体管的源极经该第三电阻器连接到参考电位，漏极连接到该第一输出节点，

该第四场效应晶体管的源极经该第四电阻器连接到参考电位，漏极连接到该第二输出节点，

第一电路，控制该第一场效应晶体管的源极电压以使其等于所提供的第一驱动目标电压，

第二电路，控制该第二场效应晶体管的源极电压以使其等于所提供的第二驱动目标电压，

第三电路，控制该第三场效应晶体管的源极电压以使其等于所提供的第三驱动目标电压，和

第四电路，控制该第四场效应晶体管的源极电压以使其等于所提供的第四驱动目标电压。

18、根据权利要求17的通信设备，其中该差分驱动电路还包括：

第五电阻器，连接在第一场效应晶体管的源极与第二场效应晶体管的源极之间；和

第六电阻器，连接在第三场效应晶体管的源极与第四场效应晶体管的源极之间。

19、根据权利要求17的通信设备，还包括：

第一差分放大器，接收差分电压并产生第一驱动目标电压和第二驱动目标电压，将所产生的第一驱动目标电压提供到第一电路，并将所产生的第二驱动目标电压提供到第二电路；以及

第二差分放大器，接收该差分电压并产生第三驱动目标电压和第四驱动目标电压，将所产生的第三驱动目标电压提供到第三电路，并将所产生的第四驱动目标电压提供到第四电路。

20、根据权利要求17的通信设备，还包括相对于该差分传输线与发送器并行设置的接收器。

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