CN101441611A - 隔离电路 - Google Patents
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Abstract
本发明揭示一种隔离电路，此隔离电路耦接于主电路与从电路之间，用于隔离或导通内部整合电路信号。当主电路的电性为上电而从电路的电性为不上电时，隔离电路隔离主电路传送内部整合电路信号至从电路；当主电路与从电路的电性为上电时，隔离电路导通主电路传送内部整合电路信号至从电路。本发明解决主电路与从电路之间的信号隔离问题，更可以增强内部整合电路总线的运作稳定性。
Description
技术领域
本发明是关于一种隔离电路，且特别是关于一种主从电路的架构中，用于主电路与从电路之间的隔离电路。
背景技术
关于在主从电路的架构设计中，主电路与从电路之间的内部整合电路(InterIntegrated Circuit，I2C)信号的上拉电压在运作的类别上有所不同。请参照图1。图1绘示主电路传送I2C信号至从电路的电路图。在主电路10上是接收待机用运作电压P3V3_STBY来当作上拉电压，而在从电路20上是接收运作电压P3V3和P5V来当作上拉电压，其中在从电路20上有电平移位器30，此电平移位器30是将信号的电压电平作转换，电平移位器30是接收运作电压P3V3来运作的。
当在待机状态时，也就是不在正常运作时，只有主电路10有供应电力，而从电路20则不供应电。因此，在待机状态时，运作电压P3V3和P5V没有供应电力给从电路20，只有待机用运作电压P3V3_STBY供应主电路10的电力。在待机状态时，从电路20的P3V3和P5V为没有电力，即从电路20的电性为不上电而主电路10的电性为上电，从电路20可能会将主电路10的I2C串行数据信号I2C_SDA和I2C串行时钟信号I2C_SCL的电压电平拉低，而导致主从电路运作不正常或是造成***不稳定。
发明内容
本发明的目的是提供一种隔离电路，解决主电路与从电路之间的内部整合电路信号的隔离问题，可以增强内部整合电路总线(I2C bus)的运作稳定性。
本发明另提供一种隔离电路，可以使信号被隔离或被导通，当隔离电路使一信号被隔离时可以避免此信号的电压电平被下拉。
本发明提出一种隔离电路，耦接于主电路与从电路之间，用于所述主电路与所述从电路之间来隔离或导通内部整合电路信号。当所述主电路的电性为上电而所述从电路的电性为不上电时，所述隔离电路隔离所述内部整合电路信号传送至所述从电路；当所述主电路与所述从电路的电性为上电时，所述隔离电路导通所述内部整合电路信号传送至所述从电路。
上述的隔离电路，在一实施例中，所述主电路为主板，所述从电路为背板。
上述的隔离电路，在一实施例中，所述隔离电路为金属氧化半导体开关。
上述的隔离电路，在一实施例中，所述主电路的电性耦接至第一运作电压，所述隔离电路与所述从电路的电性耦接至第二运作电压。
从另一观点来看，本发明另提出一种隔离电路，耦接至主电路的信号输出端，用于隔离或导通所述主电路的传送信号。当所述主电路的电性为上电，而所述隔离电路的电性为不上电时，所述隔离电路使信号被隔离而避免信号的电压电平被下拉；当所述主电路与所述隔离电路的电性为上电时，所述隔离电路使信号被导通而传送出去。
依照本发明的实施例所述隔离电路，因采用隔离电路耦接于主电路与从电路之间，当隔离电路隔离主电路所输出的信号时，可以避免此信号的电压电平被下拉。因此，隔离电路可以解决主电路与从电路之间的内部整合电路信号的隔离问题，也可以增强内部整合电路总线(I2C Bus)的运作稳定性。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举本发明的实施例，并配合附图，作详细说明如下。
附图说明
图1为传统主电路传送I2C信号至从电路的电路图。
图2为根据本发明一实施例的隔离电路的电路图，此隔离电路耦接于主电路和从电路之间。
具体实施方式
针对主电路所发出的内部整合电路(Inter Integrated Circuit，I2C)信号被下拉的问题，本发明在主电路与从电路之间运用隔离电路来隔离I2C信号。请参照图2，图2为根据本发明一实施例的隔离电路的电路图。此隔离电路40耦接于主电路10和从电路20之间。由于在待机状态时，从电路20的P3V3和P5V为没有电力，即从电路20的电性为不上电而主电路10的电性为上电，因此必须避免从电路20会将主电路10的I2C串行数据信号I2C_SDA和I2C串行时钟信号I2C_SCL的电压电平拉低。其中，待机用运作电压P3V3_STBY供应主电路10的电力，待机用运作电压P3V3_STBY与运作电压P3V3和P5V为不同的运作电压。此隔离电路40可以设计成其本身电性为不上电时，具有阻隔主电路10传送I2C信号至从电路20的功能，而在隔离电路40上电时，具有导通主电路10传送I2C信号至从电路20的功能。从而隔离电路40可以避免主从电路运作不正常，也避免***不稳定。
在另一实施例中，将隔离电路40设计成具有受控制端的开关，例如以金属氧化半导体(Metal Oxide Semicondutor，MOS)开关。当隔离电路40以MOS开关IS1和IS2来构成时，其中MOS开关IS1的栅极和MOS开关IS1的栅极为隔离电路40的受控制端并且连接至运作电压P3V3，使得隔离电路40可以根据运作电压P3V3的电力供应与否来决定隔离电路40的电性是否上电。MOS开关IS1的源极与漏极耦接在主电路10与从电路20之间，负责阻隔或导通主电路10的I2C串行数据信号I2C_SDA；MOS开关IS2的源极与漏极耦接在主电路10与从电路20之间，负责阻隔或导通主电路10的I2C串行时钟信号I2C_SCL。熟悉本领域的通常知识者应当了解，隔离电路40中的实施方式不当以MOS开关为限。另外，以MOS开关为组件的隔离电路40，其中MOS开关的数量不应当以本实施例的数量为限，可以根据I2C信号的数量多寡适当作增减。
另外，在另一实施例中，上述实施例的主电路10可以为电脑(未绘示)的主板电路，而从电路20可以为此电脑的背板电路，因此隔离电路40可以在主板电路与背板电路之间来隔离或导通I2C信号的传送。
由于隔离电路40耦接于主电路10和从电路20之间，在正常运作时，主电路10、从电路20和隔离电路40有供应电力，主电路10可以传送I2C信号至从电路20；在待机状态时，运作电压P3V3和P5V并没有供应电力给从电路20和隔离电路40，所以隔离电路40本身电性为不上电，因而具有阻隔主电路10传送I2C信号至从电路20的功能。因此，隔离电路40在待机状态时下使主电路10可以避免受到从电路20的影响。
总而言之，依照本发明实施例的隔离电路，因采用隔离电路耦接于主电路与从电路之间，当隔离电路隔离主电路所输出的信号时，可以避免信号的电压电平被下拉。因此，本发明的隔离电路解决主电路与从电路之间的信号隔离问题，更可以增强内部整合电路总线(I2C Bus)的运作稳定性。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许更动与润饰，因此本发明的保护范围当以权利要求所界定的为准。
Claims (8)
1.一种隔离电路，耦接于主电路与从电路之间，用于所述主电路与所述从电路之间来隔离或导通内部整合电路信号，当所述主电路的电性为上电而所述从电路的电性为不上电时，所述隔离电路隔离所述内部整合电路信号传送至所述从电路，当所述主电路与所述从电路的电性为上电时，所述隔离电路导通所述内部整合电路信号传送至所述从电路。
2.如权利要求1所述的隔离电路，其特征在于，所述主电路为主板，所述从电路为背板。
3.如权利要求1所述的隔离电路，其特征在于，所述隔离电路为金属氧化半导体开关。
4.如权利要求1所述的隔离电路，其特征在于，所述主电路的电性耦接至第一运作电压，所述隔离电路与所述从电路的电性耦接至第二运作电压。
5.一种隔离电路，耦接至主电路的信号输出端，用于隔离或导通所述主电路的传送信号，当所述主电路的电性为上电，而所述隔离电路的电性为不上电时，所述隔离电路使信号被隔离而避免信号的电压电平被下拉，当所述主电路与所述隔离电路的电性为上电时，所述隔离电路使信号被导通而传送出去。
6.如权利要求5所述的隔离电路，其特征在于，所述主电路为主板。
7.如权利要求5所述的隔离电路，其特征在于，所述隔离电路为金属氧化半导体开关。
8.如权利要求5所述的隔离电路，其特征在于，所述主电路的电性耦接至第一运作电压，所述从电路的电性耦接至第二运作电压。
Priority Applications (1)
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| CNA2007101934367A CN101441611A (zh) | 2007-11-21 | 2007-11-21 | 隔离电路 |
Applications Claiming Priority (1)
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Publications (1)
| Publication Number | Publication Date |
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| CN101441611A true CN101441611A (zh) | 2009-05-27 |
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ID=40726053
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Country Status (1)
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107678999A (zh) * | 2017-10-25 | 2018-02-09 | 东莞博力威电池有限公司 | 一种i2c隔离电路 |
| WO2020114074A1 (zh) * | 2018-12-03 | 2020-06-11 | 珠海格力电器股份有限公司 | 隔离电路***及其进行信号隔离的方法 |
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2007
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| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20090527 |