CN101437035A - 一种数据通信方法和一种以太网设备 - Google Patents

一种数据通信方法和一种以太网设备 Download PDF

Info

Publication number
CN101437035A
CN101437035A CN200810240258.3A CN200810240258A CN101437035A CN 101437035 A CN101437035 A CN 101437035A CN 200810240258 A CN200810240258 A CN 200810240258A CN 101437035 A CN101437035 A CN 101437035A
Authority
CN
China
Prior art keywords
data
chip
combined
rate
mac
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN200810240258.3A
Other languages
English (en)
Inventor
于洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hangzhou H3C Technologies Co Ltd
Original Assignee
Hangzhou H3C Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hangzhou H3C Technologies Co Ltd filed Critical Hangzhou H3C Technologies Co Ltd
Priority to CN200810240258.3A priority Critical patent/CN101437035A/zh
Publication of CN101437035A publication Critical patent/CN101437035A/zh
Priority to PCT/CN2009/074222 priority patent/WO2010069193A1/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/14—Multichannel or multilink protocols
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
    • H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
    • H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level
    • H04L69/322—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions
    • H04L69/324—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions in the data link layer [OSI layer 2], e.g. HDLC
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/04—Distributors combined with modulators or demodulators
    • H04J3/047—Distributors with transistors or integrated circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/24—Time-division multiplex systems in which the allocation is indicated by an address the different channels being transmitted sequentially
    • H04J3/247—ATM or packet multiplexing

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Communication Control (AREA)

Abstract

本发明公开了一种数据通信方法和一种以太网设备，所述方法包括：物理层PHY芯片将从n个端口接收的n路第一速率的物理层数据复合成一路第二速率的数据发送给MAC芯片；n为大于1的自然数；MAC芯片接收到所述来自PHY芯片的第二速率的数据时，解复合成n路第一速率的数据。本发明的技术方案使得以太网设备中的单个MAC芯片能够支持更大的端口密度，降低了宽带接入到户应用的成本。

Description

一种数据通信方法和一种以太网设备
技术领域
本发明涉及以太网技术领域，尤指一种数据通信方法和一种以太网设备。
背景技术
目前的宽带接入到户技术，主要有XDSL技术、以太网技术和FTTH技术，分别使用电话线、网线和光纤传输介质到户。在新的长距离以太网(LRE，Long Range Ethernet)技术出现以后，以太网技术也可以使用电话线接入到户，这大大减少了以太网在实际应用中的障碍。但以太网设备和XDSL设备相比，还有一个比较明显的劣势是支持的端口数目较少，目前一台以太网设备(或者是一个机架设备的单板)一般支持24个端口，或者最多是48个端口，而XDSL设备的则可以做到72个端口。
在现实应用当中，高层楼宇很多，比如一个18层的楼宇大概有128户，而这种时候，显然一台接入设备支持的端口数目越多越好。因此，以太网设备(如以太网交换机等)需要提供更多数目的物理端口，才可以进一步提高在宽带接入应用中的核心竞争力。
目前，以太网设备中物理层(PHY)芯片和媒体访问控制层(MAC)芯片之间采用的是媒体独立接口(MII，Medium Independent Interface)。以太网媒体接口有：媒体独立接口MII、简化的媒体独立接口RMII和串行媒体独立接口SMII，所有的这些接口都从MII而来。MII是指不用考虑媒体是铜轴、光纤、电缆等，因为这些媒体处理的相关工作都由PHY或者MAC芯片完成。MII支持10兆和100兆的操作，一个MII接口由14根信号线组成，它的支持还是比较灵活的，但是有一个缺点是一个MII接口用的信号线太多。
RMII是简化的MII接口，在数据的收发上它比MII接口少了一倍的信号线，所以它一般要求是50兆的总线时钟。RMII一般用在多端口的交换机，它不是每个端口安排收、发两个时钟，而是所有的数据端口公用一个时钟用于所有端口的收发，这里就节省了不少的端口数据线数目。RMII的一个端口要求7根信号线，比MII少了一倍，所以交换机能够接入多一倍数据的端口。和MII一样，RMII支持10兆和100兆的总线接口速度。
SMII有比RMII更少的信号线数目，S表示串行的意思。因为它只用一根信号线传送发送数据，一根信号线传输接收数据，所以在时钟上为了满足100M的需求，它的时钟频率很高，达到了125M，为什么用125M，是因为数据线里面会传送一些控制信息。SMII一个端口仅用4根信号线完成100M信号的传输，比起RMII差不多又少了一倍的信号线。SMII在工业界的支持力度是很高的。同理，所有端口的数据收发都公用同一个外部的125M时钟。
由上可见，以太网的PHY芯片和MAC层芯片之间的接口都是一对一的，即每个物理层接口使用独立的MII接口与对应的MAC层端口进行一对一通信，端口之间互相独立，不共享数据线。
图1是现有技术中以太网设备中的PHY芯片和MAC芯片的连接示意图。如图1所示，在现有技术中，MAC芯片支持的端口数目比较多，一般为24个，而PHY芯片支持的端口数目相对较少，一般为8个，因此，一个MAC芯片可以接多个PHY芯片，PHY芯片和MAC芯片之间的接口连接是一对一的。
图1所示的这种方法大大简化了以太网PHY芯片的设计和成本，由于MAC和PHY之间的端口一对一，并且输入和输出的速率相同，所以PHY芯片中只需要很少的缓冲存储，并且PHY芯片支持的端口数目不多，所需要的管脚数目较少，因此可以大大简化PHY的设计和成本。但这种方法的缺陷是导致MAC层芯片无法支持大的端口数目。
在新的LRE技术支持100Mbps速率以下的可变速率，如33Mbps和50Mbps等，并且在宽带接入到户应用中，这个速度足够使用很多年的时间。在宽带应用中，成本和接口密度是一个比较关键的因素。
由于现有技术中，MAC层芯片支持的端口数目比较多(比如24个)，而PHY芯片支持的端口数目比较少(比如8个)，而每个端口需要各自独立的数据接口，所以MAC层芯片需要支持的管脚数目比较多，难以支持到比较大的数目，比如64个，或者是72个，在这种情况下，即使采用SMII接口，也是需要4*64＝256个管脚。需要的管脚数目太多，这是以太网交换机的MAC芯片无法在最优性价比下做到单芯片支持大端口数目的主要原因。因此，如何在现有的MII接口上支持更大的端口密度和进一步降低成本成为了宽带接入到户应用中的重要问题。
发明内容
本发明提供了两种数据通信方法，该方法使得以太网设备中的单个MAC芯片能够支持更大的端口密度，降低了宽带接入到户应用的成本。
本发明还提供了一种以太网设备，该设备中的单个MAC芯片能够支持更大的端口密度，从而降低了宽带接入到户应用的成本。
本发明还提供了一种PHY芯片和一种MAC芯片，该PHY芯片和MAC芯片使得以太网设备中的单个MAC芯片能够支持更大的端口密度，降低了宽带接入到户应用的成本。
为达到上述目的，本发明的技术方案具体是这样实现的：
本发明公开了一种数据通信方法，该方法包括：
物理层PHY芯片将从n个端口接收的n路第一速率的物理层数据复合成一路第二速率的数据并通过PHY芯片和媒体访问控制层MAC芯片之间的接口发送给MAC芯片；n为大于1的自然数；
MAC芯片接收到所述来自PHY芯片的第二速率的数据时，解复合成n路第一速率的数据。
本发明还公开了一种数据通信方法，该方法包括：
MAC芯片将n路第一速率的MAC层数据复合成一路第二速率数据并通过PHY芯片和MAC芯片之间的接口发送给PHY芯片；n为大于1的自然数；
PHY芯片接收到所述来自MAC芯片的第二速率的数据时，解复合成n路第一速率数据。
本发明还公开了一种以太网设备，该设备包括：MAC芯片和与该MAC芯片连接的一个以上的PHY芯片；每个PHY芯片包括：第一复合处理模块；MAC芯片包括：第二复合处理模块；
每个第一复合处理模块，用于将来自自身所属PHY芯片的n个端口的n路第一速率的数据复合成一路第二速率数据后通过PHY芯片和MAC芯片之间的接口发送给MAC芯片；n为大于1的自然数；
第二复合处理模块，用于接收来自PHY芯片的第二速率数据，并解复合成n路第一速率的数据。
本发明公开了一种PHY芯片，该PHY芯片包括：第一复合处理模块，用于将来自自身所属PHY芯片的n个端口的n路第一速率的数据复合成一路第二速率数据后通过PHY芯片和MAC芯片之间的接口发送给MAC芯片；n为大于1的自然数。
本发明公开了一种MAC芯片，该MAC芯片包括：第二复合处理模块，用于将n路第一速率的MAC层数据复合成一路第二速率数据后通过PHY芯片和MAC芯片之间的接口发送给PHY芯片；n为大于1的自然数。
由上述技术方案可见，本发明这种PHY芯片将从多个端口接收的n路第一速率的物理层数据复合成一路第二速率的数据并通过PHY芯片和MAC芯片之间的接口发送给MAC芯片；MAC芯片接收到所述来自PHY芯片的第二速率的数据时，解复合成多路第一速率的数据的技术方案，由于将多路物理层数据复合成一路数据后通过PHY芯片和MAC芯片之间的MII传输，因此使得一个MII接口可以支持多个物理接口，进而使得单个MAC芯片能够支持更大的端口密度，降低了宽带接入到户应用的成本。
附图说明
图1是现有技术中以太网设备中的PHY芯片和MAC芯片的连接示意图；
图2是本发明实施例一种数据通信方法的流程图；
图3是本发明实施例中数据通信方法的图形示意图；
图4是本发明实施例一种以太网设备的组成结构框图。
具体实施方式
本发明的核心思想是：将目前以太网PHY芯片的物理层端口和MAC层端口(MII端口)之间的一对一的设计，改为多对一的设计，从而在同样MII端口管脚数目的条件下，支持更多数目的物理层端口，提高传输效率，降低设备成本。
为使本发明的目的、技术方案及优点更加清楚明白，以下对本发明进一步详细说明。
图2是本发明实施例一种数据通信方法的流程图。如图2所示，该方法包括以下步骤：
步骤201，物理层PHY芯片将从n个端口接收的n路第一速率的物理层数据复合成一路第二速率的数据并通过PHY芯片和媒体访问控制层MAC芯片之间的接口发送给MAC芯片；n为大于1的自然数。
步骤202，MAC芯片接收到所述来自PHY芯片的第二速率的数据时，解复合成n路第一速率的数据。
图2中给出了PHY芯片向MAC芯片发送数据的过程。同样，MAC芯片向PHY芯片发送数据的过程为：MAC芯片将n路第一速率的MAC层数据复合成一路第二速率数据并通过PHY芯片和MAC芯片之间的接口发送给PHY芯片；PHY芯片接收到所述来自MAC芯片的第二速率的数据时，解复合成n路第二速率数据。
在本发明的一个实施例中，以时分复用方式将n路的第一速率数据复合成一路的第二速率数据；其中，第二速率至少为第一速率的n倍。且上述PHY芯片和MAC芯片之间的接口为RMII、SMII或MII。
图3是本发明实施例中数据通信方法的图形示意图。参见图3，这里PHY芯片和MAC芯片之间的端口以SMII为例，SMII的端口速率是125M，其传输有效数据的速率是100Mbps。如果LRE支持50Mbps的对外的物理端口，同样一个SMII端口可以传输两个50Mbps的LRE物理端口的数据，这两个50Mbps的LRE端口的有效数据可以采用时分复用方式，比如以字节为单位进行复用，先传输第一个LRE端口的一个字节数据，再传输另一个LRE端口的一个字节数据，如此反复，两个LRE端口的有效数据复合后正好为100Mbps。同理，如果LRE支持25Mbps的对外的物理端口，同样一个SMII端口可以传输四个25Mbps的LRE物理端口的数据，这四个25Mbps的LRE端口的有效数据以字节为单位进行复用，四个LRE端口的有效数据复合后正好为100Mbps。
在图3中，为了完成上述处理，需要对现有的PHY芯片和MAC芯片进行如下的改进：
(1)在原有PHY芯片功能模块的基础上增加可变速率参考时钟和复合处理模块
PHY芯片中的复合处理模块，按照PHY芯片相对于MAC芯片的发送方向和接收方向分别对数据进行复用和解复用处理。由于复合处理模块所接收的数据是可变速率的数据，而复合后的数据是迎合SMII端口的标准速率，因此PHY芯片需要两个工作时钟，分别为：可变速率参考时钟和标准速率参考时钟。参见图3，PHY芯片的LRE物理端口和其中的原PHY模块的工作时钟为可变速率参考时钟；PHY芯片的复合处理模块的与原PHY模块连接的接口的工作时钟为可变速率参考时钟，与SMII接口连接的接口的工作时钟为标准速率参考时钟；PHY芯片的SMII端口的工作时钟为标准速率参考时钟。
(2)在原有MAC芯片功能模块的基础上增加可变速率参考时钟和复合处理模块
MAC芯片中的复合处理模块，按照MAC芯片相对于PHY芯片的发送方向和接收方向分别对数据进行复用和解复用处理。同样MAC芯片需要两个工作时钟，分别为：可变速率参考时钟和标准速率参考时钟。参见图3，MAC芯片的SMII端口的工作时钟为标准速率参考时钟；MAC芯片的复合处理模块的与SMII接口连接的接口的工作时钟为标准速率参考时钟，与原MAC模块连接的接口的工作时钟为标准速率参考时钟；MAC芯片中的原MAC模块的工作时钟为标准速率参考时钟；其中MAC芯片中的复合处理模块将来自SMII接口的数据以字节为单位解复用处理(假设PHY芯片是以字节为单位进行复用处理的)得到多路可变速率数据，再将所述多路可变速率数据以数据帧为单位复用成一路标准速率的数据后发送给原MAC模块进行MAC层处理，因此该复合处理模块中的需要可变速率参考时钟。
上述方案，在以时分复用方式将多路数据复合成一路数据后，当在解复用时，可以根据预定好的时分复用方式进行解复用。例如在复用时以字节为单位进行复用，即先传输第一个LRE端口的一个字节数据，再传输第二个LRE端口的一个字节数据，如此反复，则在解复用时，将接收的第一个字节解复为第一个LRE端口的数据，将第二个字节解复为第二个LRE端口的数据，将第三个字节解复为第一个LRE端口的数据，将第四个字节解复为第二个LRE端口的数据，如此反复。同理，也可以以比特(bit)为单位进行复用，即先传输第一个LRE端口的一个比特的数据，再传输第二个LRE端口的一个比特数据，如此反复。
此外，在将多路数据复合成一路数据时，还可以在复用后的每个LRE端口数据中携带相应的LRE端口标识，则在解复用就可以根据LRE端口标识进行。
下面给出一个具体的例子：参照图3，以连接MAC芯片的一个8(相当于图3中的n等于8)LRE物理端口(以下简称LRE端口)的PHY芯片为例，设所述8个LRE端口均有50Mbps的可变速率数据输入，该PHY芯片的LRE端口和原PHY模块均工作在50Mbps参考时钟下，则发送数据的处理流程包括：
(11)8个LRE端口输入的数据经过原PHY模块进行物理层处理后仍以50Mbps的速率到达PHY芯片的复合处理模块。
(12)PHY芯片的复合处理模块将8路的50Mbps的数据以字节为单位两两进行复合得到4路100Mbps的数据后通过4个SMII端口发送至MAC芯片。
本步骤中，LRE端口1和2的数据被以字节为单位复合成一路，LRE物理端口3和4的数据被以字节为单位复合成一路，LRE端口5和6的数据被以字节为单位复合成一路，以及LRE端口7和8的数据被以字节为单位复合成一路；以其中的LRE端口1和2的数据复合为例，先传输一个字节的LRE端口1的数据，然后传输一个字节的LRE端口2的数据，再传输一个字节的LRE端口1的数据，传输一个字节的LRE端口2的数据，......，依次类推。
(13)MAC芯片的SMII端口接收所述4路100Mbps的数据后发送至MAC芯片的复合处理模块；
(14)MAC芯片的复合处理模块首先将4路100Mbps的数据进行解复合处理，还原成8路的50Mbps的数据。
这里对本步骤中的解复合处理以第一路100Mbps的数据为例进行说明：MAC芯片的复合处理模块将第一路100Mbps的数据的第一个字节作为LRE端口1的数据，将第二个字节作为LRE端口2的数据，将第三个字节作为端口1的数据，将第四个字节作为端口2的数据，......，依次类推，将第一路的100Mbps的数据解复合成两路50Mbps的数据，且分别对应LRE端口1和2。其它路数据的解复合过程相同，这里不再复述。
(15)MAC芯片的复合处理模块将所述解复用后的8路50Mbps的数据再以数据帧为单位两两进行复合得到4路100Mbps的数据后发送至原MAC模块进行MAC层处理。
由于原MAC模块是工作在标准的100Mbps参考时钟下，且在进行MAC层处理时是以数据帧为单位进行处理的，数据帧的帧头包括一些MAC层处理需要用到的MAC层信息，包括源MAC地址和目的MAC地址等，因此本步骤中需要将数据再以数据帧为单位两两复合成100Mbps速率的数据后发送至原MAC模块进行处理。本步骤中以数据帧为单位进行时分复用的过程与上述以字节为单位进行时分复用的过程类似，这里不再复述。
下面将上述过程的逆过程，接收数据的处理流程简单介绍如下：
(21)MAC芯片的原MAC模块将对应于LRE端口1和2的数据、对应于LRE端口3和4数据、对应于端口5和6的数据以及对应于端口7和8的数据，分别以数据帧为单位复合成100Mbps速率的4路数据后发送至MAC芯片的复合处理模块。
(22)MAC芯片的复合处理模块将原MAC模块发送的每一路100Mbps的数据以数据帧为单位进行解复合处理得到8路50Mbps的数据。
本步骤中，MAC芯片的复合处理模块将第一路的100Mbps的数据以数据帧为单位解复合成对应于LRE端口1和2的两路50Mbps的数据，以此类推，将第二/三/四路的100Mbps解复合成对应于端口3/4/7和4/6/8的两路50Mbps的数据。
(23)MAC芯片的复合处理模块将所述8路50Mbps的数据以字节为单位两两进行复合得到4路100Mbps的数据后通过4个SMII端口发送至PHY芯片。
(24)PHY芯片的SMII接收到所述4路100Mbps的数据后发送至PHY芯片的复合处理模块。
(25)PHY芯片的复合处理模块将所述4路100Mbps的数据以字节为单位进行解复合处理，得到8路的50Mbps的数据后发送至原PHY模块；
(26)原PHY模块对所述8路50Mbps的数据进行物理层处理后分别通过LRE端口1～8发送出去。
可以看出，通过上述方案，一个24端口的MAC芯片，以现有的方式只能连接3个8端口的PHY芯片。而应用本发明的方案，SMII端口的有效数据速率为100Mbps的情况下，如果LRE端口数据的速率为50Mbps，则一个24端口的MAC芯片，可以连接6个8端口的PHY芯片；如果LRE端口数据的速率为25Mbps，则一个24端口的MAC芯片，可以连接12个8端口的PHY芯片。同样RMII端口的有效数据速率为50Mbps，如果LRE端口数据的速率为25Mbps，则一个24端口的MAC芯片，可以连接6个8端口的PHY芯片。
图4是本发明实施例一种以太网设备的组成结构框图。如图4所示，该设备包括：MAC芯片和与该MAC芯片连接的一个以上的PHY芯片；每个PHY芯片包括：PHY模块和第一复合处理模块；MAC芯片包括：MAC模块和第二复合处理模块；其中，
每个PHY模块，用于将从自身所属PHY芯片的n个端口接收的n路第一速率的物理层数据处理完后发送给第一复合理模块；
每个第一复合处理模块，用于将PHY模块发送的来自自身所属PHY芯片的n个端口的n路第一速率的数据复合成一路第二速率数据后通过PHY芯片和MAC芯片之间的接口发送给MAC芯片；
第二复合处理模块，用于接收来自PHY芯片的第二速率数据，并解复合成n路第一速率的数据后发送给MAC模块；
MAC模块，用于接收来自第二复合处理模块的数据并进行处理。
在图4中，MAC模块，用于将MAC层数据处理完后，发送给第二复合处理模块；第二复合处理模块，用于将n路第一速率的MAC层数据复合成一路第二速率数据后通过PHY芯片和MAC芯片之间的接口发送给PHY芯片；第一复合处理模块，用于接收来自MAC芯片的第二速率数据，并解复合成n路第一速率的数据后发送给PHY模块；PHY模块，用于接收来自第一复合处理模块的n路第一速率数据并分别进行处理。
在图4中，第一复合处理模块，用于以时分复用方式将PHY模块发送的来自自身所属PHY芯片的n个端口的n路第一速率的数据，以字节或比特为单位复合成一路第二速率数据；用于将来自MAC芯片的第二速率数据，以字节或比特为单位解复合成n路第一速率的数据后发送给PHY模块；其中，第二速率至少为第一速率的n倍。
第二复合处理模块，用于以时分复用方式将n路第一速率的MAC层数据以字节或比特为单位复合成一路第二速率数据；用于将来自PHY芯片的第二速率数据，以字节或比特为单位解复合成n路第一速率的数据后发送给MAC模块。
在图4中，所述第二复合处理模块，进一步用于将来自MAC模块的第二速率的MAC层数据以数据帧为单位解复合成n路第一速率的MAC层数据后，再将所述n路第一速率的MAC层数据以字节或比特为单位复合成一路第二速率数据后通过PHY芯片和MAC芯片之间的接口发送给PHY芯片；进一步用于在接收来自PHY芯片的第二速率数据，并以字节或比特为单位解复合成n路第一速率的数据后，以时分复用方式将所述解复合后的n路第一速率数据以数据帧为单位复合成一路第二速率的数据后发送给MAC模块。
在图4中，PHY芯片的工作时钟包括：第一速率的参考时钟和第二速率的参考时钟；MAC芯片的工作时钟包括：第一速率的参考时钟和第二速率的参考时钟。
在图4中，所述PHY芯片和MAC芯片之间的接口为RMII、SMII或MII。
需要说明的是，为了简单起见，在图4中只画出了一个PHY芯片的内部结构，而其它PHY芯片的内部结构未画出。
综上所述，本发明这种PHY芯片将从多个端口接收的n路第一速率的物理层数据复合成一路第二速率的数据并通过PHY芯片和MAC芯片之间的接口发送给MAC芯片；MAC芯片接收到所述来自PHY芯片的第二速率的数据时，解复合成多路第一速率的数据的技术方案，由于将多路物理层数据复合成一路数据后通过PHY芯片和MAC芯片之间的MII传输，因此使得一个MII接口可以支持多个物理接口，进而使得单个MAC芯片能够支持更大的端口密度，降低了宽带接入到户应用的成本。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1、一种数据通信方法，其特征在于，该方法包括：
物理层PHY芯片将从n个端口接收的n路第一速率的物理层数据复合成一路第二速率的数据并通过PHY芯片和媒体访问控制层MAC芯片之间的接口发送给MAC芯片；n为大于1的自然数；
MAC芯片接收到所述来自PHY芯片的第二速率的数据时，解复合成n路第一速率的数据。
2、如权利要求1所述的方法，其特征在于，该方法进一步包括：
MAC芯片将n路第一速率的MAC层数据复合成一路第二速率数据并通过PHY芯片和MAC芯片之间的接口发送给PHY芯片；
PHY芯片接收到所述来自MAC芯片的第二速率的数据时，解复合成n路第一速率数据。
3、如权利要求2所述的方法，其特征在于，所述将n路的第一速率数据复合成一路的第二速率数据包括：
以时分复用方式将n路的第一速率数据复合成一路的第二速率数据；其中，第二速率至少为第一速率的n倍。
4、如权利要求1所述的方法，其特征在于，
所述将n路的第一速率数据复合成一路的第二速率数据包括：以时分复用方式将n路的第一速率数据以字节或比特为单位复合成一路的第二速率数据；
所述MAC芯片接收到来自PHY芯片的第二速率的数据时，解复合成n路第一速率的数据包括：所述MAC芯片接收到来自PHY芯片的第二速率的数据时，以字节或比特为单位解复合成n路第一速率的数据；
该方法进一步包括：MAC芯片接收到所述来自PHY芯片的第二速率的数据时，解复合成n路第一速率的数据后，进一步以时分复用方式将解复合后的n路第一速率数据以数据帧为单位复合成一路第二速率的数据。
5、如权利要求1所述的方法，其特征在于，
所述PHY芯片的工作时钟包括：第一速率的参考时钟和第二速率的参考时钟；
所述MAC芯片的工作时钟包括：第一速率的参考时钟和第二速率的参考时钟。
6、一种数据通信方法，其特征在于，该方法包括：
MAC芯片将n路第一速率的MAC层数据复合成一路第二速率数据并通过PHY芯片和MAC芯片之间的接口发送给PHY芯片；n为大于1的自然数；
PHY芯片接收到所述来自MAC芯片的第二速率的数据时，解复合成n路第一速率数据。
7、如权利要求6所述的方法，其特征在于，该方法进一步包括：
PHY芯片将从n个端口接收的n路第一速率的物理层数据复合成一路第二速率的数据并通过PHY芯片和MAC芯片之间的接口发送给MAC芯片；
MAC芯片接收到所述来自PHY芯片的第二速率的数据时，解复合成n路第一速率的数据。
8、如权利要求7所述的方法，其特征在于，所述将n路的第一速率数据复合成一路的第二速率数据包括：
以时分复用方式将n路的第一速率数据复合成一路的第二速率数据；其中，第二速率至少为第一速率的n倍。
9、如权利要求6所述的方法，其特征在于，
所述将n路的第一速率数据复合成一路的第二速率数据包括：以时分复用方式将n路的第一速率数据以字节或比特为单位复合成一路的第二速率数据；
所述PHY芯片接收到来自MAC芯片的第二速率的数据时，解复合成n路第一速率的数据包括：所述PHY芯片接收到来自MAC芯片的第二速率的数据时，以字节或比特为单位解复合成n路第一速率的数据；
在MAC芯片将n路第一速率的MAC层数据复合成一路第二速率数据之前，该方法进一步包括：MAC芯片将第二速率的MAC层数据以数据帧为单位解复合成n路第一速率数据的MAC层数据。
10、如权利要求6所述的方法，其特征在于，
所述PHY芯片的工作时钟包括：第一速率的参考时钟和第二速率的参考时钟；
所述MAC芯片的工作时钟包括：第一速率的参考时钟和第二速率的参考时钟。
11、一种以太网设备，其特征在于，该设备包括：MAC芯片和与该MAC芯片连接的一个以上的PHY芯片；每个PHY芯片包括：第一复合处理模块；MAC芯片包括：第二复合处理模块；
每个第一复合处理模块，用于将来自自身所属PHY芯片的n个端口的n路第一速率的数据复合成一路第二速率数据后通过PHY芯片和MAC芯片之间的接口发送给MAC芯片；n为大于1的自然数；
第二复合处理模块，用于接收来自PHY芯片的第二速率数据，并解复合成n路第一速率的数据。
12、如权利要求11所述的设备，其特征在于，
第二复合处理模块，进一步用于将n路第一速率的MAC层数据复合成一路第二速率数据后通过PHY芯片和MAC芯片之间的接口发送给PHY芯片；
第一复合处理模块，进一步用于接收来自MAC芯片的第二速率数据，并解复合成n路第一速率的数据。
13、如权利要求12所述的设备，其特征在于，
第一复合处理模块，用于将来自自身所属PHY芯片的n个端口的n路第一速率的数据以时分复用方式复合成一路第二速率数据；
第二复合处理模块，用于将n路第一速率的MAC层数据以时分复用方式复合成一路第二速率数据；
其中，第二速率至少为第一速率的n倍。
14、一种PHY芯片，其特征在于，该PHY芯片包括：第一复合处理模块，用于将来自自身所属PHY芯片的n个端口的n路第一速率的数据复合成一路第二速率数据后通过PHY芯片和MAC芯片之间的接口发送给MAC芯片；n为大于1的自然数。
15、如权利要求14所述的PHY芯片，其特征在于，
所述第一复合处理模块，进一步用于接收来自MAC芯片的第二速率数据，并解复合成n路第一速率的数据。
16、如权利要求14所述的PHY芯片，其特征在于，所述第一复合处理模块，用于以时分复用方式将来自自身所属PHY芯片的n个端口的n路第一速率的数据，以字节或比特为单位复合成一路第二速率数据。
17、一种MAC芯片，其特征在于，该MAC芯片包括：第二复合处理模块，用于将n路第一速率的MAC层数据复合成一路第二速率数据后通过PHY芯片和MAC芯片之间的接口发送给PHY芯片；n为大于1的自然数。
18、如权利要求17所述的MAC芯片，其特征在于，所述第二复合处理模块，进一步用于接收来自PHY芯片的第二速率数据，并解复合成n路第一速率的数据。
19、如权利要求18所述的MAC芯片，其特征在于，所述第二复合处理模块，用于以时分复用方式将n路第一速率的MAC层数据以字节或比特为单位复合成一路第二速率数据；用于接收来自PHY芯片的第二速率数据，并以字节或比特为单位解复合成n路第一速率的数据。
20、如权利要求19所述的MAC芯片，其特征在于，所述第二复合处理模块，进一步用于将第二速率的MAC层数据以数据帧为单位解复合成n路第一速率的MAC层数据后，再将所述n路第一速率的MAC层数据以字节或比特为单位复合成一路第二速率数据；进一步用于在接收来自PHY芯片的第二速率数据，并以字节或比特为单位解复合成n路第一速率的数据后，以时分复用方式将所述解复合后的n路第一速率数据以数据帧为单位复合成一路第二速率的数据。
CN200810240258.3A 2008-12-18 2008-12-18 一种数据通信方法和一种以太网设备 Pending CN101437035A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN200810240258.3A CN101437035A (zh) 2008-12-18 2008-12-18 一种数据通信方法和一种以太网设备
PCT/CN2009/074222 WO2010069193A1 (zh) 2008-12-18 2009-09-25 一种数据通信方法和一种以太网设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN200810240258.3A CN101437035A (zh) 2008-12-18 2008-12-18 一种数据通信方法和一种以太网设备

Publications (1)

Publication Number Publication Date
CN101437035A true CN101437035A (zh) 2009-05-20

Family

ID=40711257

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200810240258.3A Pending CN101437035A (zh) 2008-12-18 2008-12-18 一种数据通信方法和一种以太网设备

Country Status (2)

Country Link
CN (1) CN101437035A (zh)
WO (1) WO2010069193A1 (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010069193A1 (zh) * 2008-12-18 2010-06-24 杭州华三通信技术有限公司 一种数据通信方法和一种以太网设备
WO2011152818A1 (en) 2010-06-01 2011-12-08 Hewlett-Packard Development Company, L.P. Multiplexed serial media independent interface
CN103718515A (zh) * 2013-03-21 2014-04-09 华为技术有限公司 传输装置、连接机构和方法
CN103078849B (zh) * 2012-12-27 2015-09-30 中国航空工业集团公司第六三一研究所 多路串行接口协议切换转发方法
CN105718401A (zh) * 2014-12-05 2016-06-29 上海航天有线电厂有限公司 一种多路smii信号到一路mii信号的复用方法及***
CN113556619A (zh) * 2021-07-15 2021-10-26 广州市奥威亚电子科技有限公司 一种链路传输的设备与方法、链路接收的方法
CN114499762A (zh) * 2022-02-11 2022-05-13 深圳震有科技股份有限公司 一种通信***、5g网络下的多路转发方法及通信设备

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7912074B2 (en) * 2001-06-01 2011-03-22 Fujitsu Limited System and method of multiplexing data from multiple ports
CN100496001C (zh) * 2005-04-26 2009-06-03 杭州华三通信技术有限公司 以太网物理层复用和解复用装置及方法
CN101035143B (zh) * 2006-03-09 2010-05-12 杭州华三通信技术有限公司 一种物理层芯片、传输信号的方法及交换机
CN101437035A (zh) * 2008-12-18 2009-05-20 杭州华三通信技术有限公司 一种数据通信方法和一种以太网设备

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010069193A1 (zh) * 2008-12-18 2010-06-24 杭州华三通信技术有限公司 一种数据通信方法和一种以太网设备
WO2011152818A1 (en) 2010-06-01 2011-12-08 Hewlett-Packard Development Company, L.P. Multiplexed serial media independent interface
EP2577945A4 (en) * 2010-06-01 2018-01-03 Hewlett-Packard Enterprise Development LP Multiplexed serial media independent interface
CN103078849B (zh) * 2012-12-27 2015-09-30 中国航空工业集团公司第六三一研究所 多路串行接口协议切换转发方法
CN103718515B (zh) * 2013-03-21 2016-11-02 华为技术有限公司 传输装置、连接机构和方法
CN103718515A (zh) * 2013-03-21 2014-04-09 华为技术有限公司 传输装置、连接机构和方法
US10027506B2 (en) 2013-03-21 2018-07-17 Huawei Technologies Co., Ltd. Transmission apparatus, connection device, and method so that multiple ethernet MAC ports can be simultaneously supported
US11140004B2 (en) 2013-03-21 2021-10-05 Huawei Technologies Co., Ltd. Transmission apparatus and method for supporting flexible ethernet MAC ports
US11996956B2 (en) 2013-03-21 2024-05-28 Huawei Technologies Co., Ltd. Transmission apparatus, connection device, and method
CN105718401A (zh) * 2014-12-05 2016-06-29 上海航天有线电厂有限公司 一种多路smii信号到一路mii信号的复用方法及***
CN105718401B (zh) * 2014-12-05 2018-08-21 上海航天有线电厂有限公司 一种多路smii信号到一路mii信号的复用方法及***
CN113556619A (zh) * 2021-07-15 2021-10-26 广州市奥威亚电子科技有限公司 一种链路传输的设备与方法、链路接收的方法
CN113556619B (zh) * 2021-07-15 2024-04-19 广州市奥威亚电子科技有限公司 一种链路传输的设备与方法、链路接收的方法
CN114499762A (zh) * 2022-02-11 2022-05-13 深圳震有科技股份有限公司 一种通信***、5g网络下的多路转发方法及通信设备

Also Published As

Publication number Publication date
WO2010069193A1 (zh) 2010-06-24

Similar Documents

Publication Publication Date Title
CN101437035A (zh) 一种数据通信方法和一种以太网设备
EP2378742A1 (en) Method for data communication and device for ethernet
CN101296186B (zh) 一种路由交换设备、方法和交换线卡板
CN101252537B (zh) 一种交换网通信***、方法和主控板
CN210804041U (zh) 多总线协议转换及数据采集***
US9807036B2 (en) Apparatus and method for encoding MDIO into SGMII transmissions
CN102253914B (zh) 数据传输处理方法、装置和设备接口
CN1937782B (zh) 一种机框设备及其报文发送方法
CN103490904A (zh) 以太网电接口兼容转换装置、控制方法及装置
CN102377574A (zh) 具有核冗余的多核网络设备
JP2017526262A (ja) サービスデータ伝送方法及び装置
CN101141345A (zh) 一种以太网业务的汇聚装置及方法
CN101437033B (zh) 一种支持可变速率的方法和网络设备
CN104135448B (zh) 包含多类型以太网传输接口的交换机
CN113890680A (zh) 一种应用于光纤通道航电网络dds的传输方法
CN101742701A (zh) 处理at命令的装置、方法及***
CN101997745A (zh) 基于fpga的e1插时隙及e1_ip数据汇聚混合接入装置及方法
CN203554447U (zh) 一种千兆智能型光纤收发器
CN202282789U (zh) 一种伺服驱动器的soe通信转换卡
CN116155388A (zh) 一种基于模块式设计的******
CN100586125C (zh) 以太网物理层交叉装置及交叉方法
WO2017020292A1 (zh) 一种光接入设备及光接入***
CN101192911B (zh) 一种时分复用模式下传输数据的方法和***
CN203984454U (zh) 包含多类型以太网传输接口的交换机
CN104601423B (zh) Spi总线节点设备及其通信方法以及spi总线***

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20090520