CN101414555B - 闪存浮栅制造方法 - Google Patents

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CN101414555B CN2007100941467A CN200710094146A CN101414555B CN 101414555 B CN101414555 B CN 101414555B CN 2007100941467 A CN2007100941467 A CN 2007100941467A CN 200710094146 A CN200710094146 A CN 200710094146A CN 101414555 B CN101414555 B CN 101414555B
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Abstract

本发明公开了一种闪存浮栅制造方法,通过借助光胶掩模,以各向同性干法刻蚀形成浮栅的碗形凹槽;然后所述碗形凹槽中沉积二氧化硅,并利用化学抛光的方法去除位于所述碗形凹槽外部的二氧化硅,从而形成浮栅;然后再借助干法刻蚀以自对准方式的将闪存单元以外的多晶硅去除,形成尖锐的浮栅周边,从而确保了该浮栅结构不会受闪存制造过程中其他操作的影响,进而提高了生产效率高,使得工艺易于对浮栅的尖端优化且波动较小。而且本发明所述方法保证了在闪存实施擦除动作时,可减少擦除失效,降低擦除电压,使闪存单元更为易于控制。

Description

闪存浮栅制造方法
技术领域
本发明涉及闪存制造领域,尤其涉及一种闪存浮栅制造方法。
背景技术
浮栅结构的闪存通常采用带尖端的多晶硅作为浮栅,并且浮栅尖端被控制栅覆盖。而要对闪存实施擦除时,通过将源漏接低电压,控制栅接高电压,浮栅里的电子就会受浮栅周边尖端附近高电场的作用隧穿通过浮栅和控制栅之间的氧化层流向控制栅。在现有浮栅结构闪存制造过程中,通常都使用局部场氧化方法来形成浮栅的尖端,该方法对尖端形状造成影响的后续步骤较多,因此会导致生产效率较低,不容易对尖端进行优化,而且在闪存实施擦除动作时,效率容易受到影响导致擦除不完全。
发明内容
本发明要解决的技术问题是提供一种闪存浮栅制造方法,可避免在闪存制造过程中后续操作对已形成的浮栅尖端的影响,进而可提高生产效率,并易于实现对浮栅的尖端进行优化,波动较小。
为解决上述技术问题,本发明提供了一种闪存浮栅制造方法,包括:
(1)在衬底201表面热氧化一层栅氧化层202,随后在所述栅氧化层202上沉积一层多晶硅203,然后涂上光刻胶204;
(2)对所述多晶硅203进行光刻,然后借助光刻胶204掩模,以各向同性干法刻蚀在所述多晶硅203上形成浮栅的碗形凹槽;
(3)对所述多晶硅203进行掺杂;
(4)在掺杂后的多晶硅203上淀积一层二氧化硅205;
(5)利用化学机械抛光去除位于所述碗形凹槽外部的二氧化硅205,形成浮栅;然后再利用自对准干法刻蚀,去掉未被所述二氧化硅205覆盖的多晶硅203。
本发明由于采用了上述技术方案,具有这样的有益效果,即通过借助光胶掩模,以各向同性干法刻蚀形成浮栅的碗形凹槽;然后所述碗形凹槽中沉积二氧化硅,并利用化学抛光的方法去除位于所述碗形凹槽外部的二氧化硅,从而形成浮栅;然后再借助干法刻蚀以自对准方式的将闪存单元以外的多晶硅去除,形成尖锐的浮栅周边,从而确保了该浮栅结构不会受闪存制造过程中其他操作的影响,进而提高了生产效率高,使得工艺易于对浮栅的尖端优化且波动较小。而且本发明所述方法保证了在闪存实施擦除动作时,可减少擦除失效,降低擦除电压,使闪存单元更为易于控制。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明:
图1为根据本发明制造闪存浮栅结构的流程示意图;
图2a-2f为根据本发明浮栅结构制造过程中的结构示意图。
具体实施方式
下面通过图1和图2,对本发明所述闪存浮栅制造方法作具体描述,该方法主要包括以下步骤:
(1)衬底201单晶硅表面热氧化一层厚度在范围内的薄膜202,作为浮栅的栅氧化层202,随后在所述栅氧化层202上沉积一层厚度在范围内的多晶硅203,然后涂上光刻胶204,以对所述多晶硅203进行光刻,具体如图2a所示。
(2)利用公知的光刻技术对所述多晶硅203进行光刻,然后借助光刻胶204掩模,以各向同性干法刻蚀在所述多晶硅203上形成浮栅的碗形凹槽(即闪存单元区),具体如图2b所示。
(3)如图2c所示,对所述多晶硅203进行磷(P)离子掺杂,以降低其电阻率。
(4)在掺杂后的多晶硅203上淀积一层厚度在
Figure GA20176208200710094146701D00032
范围内,且优选为的二氧化硅205,具体如图2d所示。
(5)利用化学机械抛光去除位于所述碗形凹槽外部的二氧化硅205,从而形成浮栅;然后再利用自对准干法刻蚀,去掉未被二氧化硅205覆盖的多晶硅203,从而形成了尖锐的浮栅周边,具体如图2e所示。
(6)随后,在整个硅片上再生长一层厚度在范围内,且优选为
Figure GA20176208200710094146701D00035
的控制栅氧化层206,然后在所述栅氧化层上淀积一层厚度在
Figure GA20176208200710094146701D00036
范围内,且优选为
Figure GA20176208200710094146701D00037
的控制栅207的多晶硅,之后利用公知的光刻技术,对所述多晶硅进行光刻并干刻后,就得到了所需的闪存结构,具体如图2f所示。可以看出,该步骤(6)中的各项操作不会对已形成的浮栅的尖端产生任何影响。

Claims (6)

1.一种闪存浮栅制造方法,其特征在于,包括:
(1)在衬底(201)表面热氧化一层栅氧化层(202),随后在所述栅氧化层(202)上沉积一层多晶硅(203),然后涂上光刻胶(204);
(2)对所述多晶硅(203)进行光刻,然后借助光刻胶(204)掩模,以各向同性干法刻蚀在所述多晶硅(203)上形成浮栅的碗形凹槽;
(3)对所述多晶硅(203)进行掺杂;
(4)在掺杂后的多晶硅(203)上淀积一层二氧化硅(205);
(5)利用化学机械抛光去除位于所述碗形凹槽外部的二氧化硅(205),形成浮栅;然后再利用自对准干法刻蚀,去掉未被所述二氧化硅(205)覆盖的多晶硅(203)。
2.根据权利要求1所述的闪存浮栅制造方法,其特征在于,所述栅氧化层(202)的厚度在85~
Figure FA20176208200710094146701C00011
范围内,所述多晶硅(203)的厚度在1200~范围内。
3.根据权利要求1或2所述的闪存浮栅制造方法,其特征在于,在所述步骤(4)中所淀积的二氧化硅(205)的厚度在800~
Figure FA20176208200710094146701C00013
范围内。
4.根据权利要求3所述的闪存浮栅制造方法,其特征在于,在所述步骤(4)中所淀积的二氧化硅(205)的厚度为
Figure FA20176208200710094146701C00014
5.根据权利要求1、2或4所述的闪存浮栅制造方法,其特征在于,在所述步骤(3)中对所述多晶硅(203)掺杂的是磷离子。
6.根据权利要求3所述的闪存浮栅制造方法,其特征在于,在所述步骤(3)中对所述多晶硅(203)掺杂的是磷离子。
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* Cited by examiner, † Cited by third party
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CN101923296B (zh) * 2009-06-17 2011-12-14 上海华虹Nec电子有限公司 Nvm器件制备中光刻对准记号的制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5045488A (en) * 1990-01-22 1991-09-03 Silicon Storage Technology, Inc. Method of manufacturing a single transistor non-volatile, electrically alterable semiconductor memory device
CN1841783A (zh) * 2005-03-07 2006-10-04 三星电子株式会社 ***栅极存储单元及制造其阵列的方法
CN1945798A (zh) * 2005-08-17 2007-04-11 三星电子株式会社 制造非易失性存储器件的方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5045488A (en) * 1990-01-22 1991-09-03 Silicon Storage Technology, Inc. Method of manufacturing a single transistor non-volatile, electrically alterable semiconductor memory device
CN1841783A (zh) * 2005-03-07 2006-10-04 三星电子株式会社 ***栅极存储单元及制造其阵列的方法
CN1945798A (zh) * 2005-08-17 2007-04-11 三星电子株式会社 制造非易失性存储器件的方法

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