CN101377537A

CN101377537A - 自动配平电路

Info

Publication number: CN101377537A
Application number: CNA2008102105360A
Authority: CN
Inventors: 斯科特·狄克逊
Original assignee: Atmel Corp
Current assignee: Atmel Corp
Priority date: 2007-08-27
Filing date: 2008-08-27
Publication date: 2009-03-04
Also published as: TW200925626A; US20090058459A1; US7853845B2

Abstract

一种设定集成电路的配平位的自动配平电路包含：粗略位校准电路，其用于确定所述配平位的第一部分作为一组粗略位；以及精细位校准电路，其用于确定所述配平位的第二部分作为一组精细位，其中所述精细位。

Description

自动配平电路

技术领域

本发明涉及一种用于确定集成电路中的配平位的电路。

背景技术

集成电路具有在电路的操作参数范围内的所需操作点。为了达到此所需操作点，制造商必须调节某些位以调节提供到***的各种组件的信号。这些经调节的位通常称为配平位。

过去，用以下方式执行配平位的设定。首先，制造商设计测试程序。所述测试程序设定配平位，将配平位施加到电路，并测量结果。测试程序分析结果并基于结果修改配平位。重复此过程直到找到用于促使电路在所需操作点处执行的最佳位组为止。将所述最佳位组写入到寄存器以在电路操作期间使用。此方法大大增加了设计集成电路的时间和成本。

已进行若干尝试以产生一种在不必针对所设计的每个电路写入新的测试程序的情况下设定配平位的过程。然而，大多数现有技术解决方案简单地尝试配平位的每一组合直到测量到电路性能的所需结果为止。此方法具有两个主要缺点。第一，此程序非常耗时且过程较密集。在针对n个配平位的最糟糕情况下，所述程序进行2n个测试来找到适当的配平位。第二，此程序不能找到最佳位组。事实上，此程序可找到满足参数但不是最佳配平位组的配平位组。

发明内容

根据本发明的自动配平电路解决以上和其它问题并作出此项技术中的进步。自动配平电路的第一优点是，所述电路减少了针对每一电路设计而设计单独测试的需要。这减少了设计新电路所需的费用和时间。自动配平电路的第二优点是，大大减少了找到配平位所需的时间和计算。

附图说明

以下具体实施方式中描述且以下附图中展示本发明的以上和其它特征及优点，附图中：

图1说明根据本发明的第一示范性实施例的自动配平电路的框图；

图2说明根据本发明的第一示范性实施例的取样时钟产生电路的框图；

图3说明根据本发明的第一示范性实施例的配平校准电路的框图；以及

图4说明根据本发明的第一示范性实施例的寄存器电路的框图。

具体实施方式

本发明涉及一种用于设定集成电路中的配平位的电路和过程。下文描述本发明的优点和特征。适当时，不同图中所示的组件的参考标号相同。

本发明涉及一种设定集成电路中的配平位的过程和/或电路。此过程将配平位设定为若干部分。根据本发明，所述过程和/或电路首先确定粗略位的值。出于此论述的目的，粗略位是配平位的最高位。然而，所属领域的技术人员将认识到，粗略位可以是配平位的低位部分，或出于此类***的设计者可能要求的任何原因而选择的配平位中的某些位。所述过程和/或电路接着根据本发明确定精细位。出于此论述的目的，精细位是配平位的低位。然而，所属领域的技术人员将认识到，精细位也可以是高位或设计者出于任何原因而选择的任何数目的位。

图1-自动配平电路的示范性实施例

图1说明根据本发明一个示范性实施例的自动配平电路100的框图。自动配平电路100包含取样时钟产生器105、校准电路110和寄存器电路115。自动配平电路100经由路径125接收***时钟信号。路径125将自动配平电路连接到集成电路(未图示)的配平输入。路径130将集成电路的输出连接到自动配平电路100。

取样时钟产生器105经由路径120接收***时钟信号。所接收的时钟信号接着被划分为较小信号以产生具有较低频率的取样时钟。在示范性实施例中，将***时钟信号除以八，以从每一***时钟信号产生八个取样时钟信号。取样时钟产生器105接着经由路径135将取样时钟信号传输到校准电路110并经由路径140传输到寄存器电路115。

校准电路110经由路径130从集成电路接收数据。校准电路110以取样时钟的速率对来自集成电路的数据进行取样。在操作的第一部分期间，校准电路110确定测试标准是否满足粗略位的要求。如果满足标准，那么将粗略配平信号施加到路径150并传输到寄存器电路115。设定粗略位之后，校准电路110针对精细位使用相同程序。如果满足以上满足的标准，那么将精细配平信号施加到路径145并传输到寄存器电路115。

在示范性实施例中，用以下方式完成以上程序。参考时钟产生器105从集成电路(未图示)的***时钟产生较低频率时钟。将此本地时钟施加到校准电路110和寄存器电路115。校准电路110接着逐步通过不同代码，所述代码以受控斜坡率对集成电路(未图示)中的电容器进行充电。当电容器的电荷达到参考电压电平时，将取样信号施加到集成电路。如果参考时钟信号在将取样信号施加到集成电路(未图示)之前不双态切换，那么调节配平代码且重复测试。一旦参考时钟在取样信号产生之前双态切换，就设定粗略位。针对精细位重复相同测试。

寄存器电路115经由路径140从取样时钟产生器105接收取样时钟信号，经由路径150接收粗略配平信号，并经由路径145接收精细配平信号。寄存器电路115在每一时钟循环上经由路径125将测试位施加到集成电路。接着寄存器电路115监视路径145和150。当检测到粗略配平信号时，寄存器电路115将粗略位存储在电路中的配平寄存器中。接着针对精细位重复所述过程。当接收到精细位信号时，将施加到集成电路的精细位存储到寄存器。寄存器电路115接着断言配平就绪信号，且将存储在寄存器中的配平位作为配平位施加到集成电路。

图2-取样时钟产生器的示范性实施例

图2说明自动配平电路100的取样时钟产生器105的示范性实施例。取样时钟产生器105包含三个D触发器202-204。在表示信号路径和控制路径的两个部分中在虚线内展示D触发器202-204。每一D触发器具有三个输入和两个输出信号。输入包含数据引脚、时钟引脚和重设引脚。输出包含Q引脚和Qb引脚，其中Qb引脚的输出是Q引脚的输出的补数。在D触发器中，当时钟信号从低转变到高时，来自数据引脚的数据被俘获并在Q引脚上输出，其中补数在Qb引脚上输出

图2中，D触发器202-204以使得前一D触发器的Qb输出连接到下一D触发器的数据输入的方式配置。这将时钟信号在每个D触发器中除以二。出于此论述的目的，将时钟信号除以二意味着时钟信号的每两次转变时发生Q输出上的一次转变。此配置提供计数器，其中第三D触发器204的最终输出为高，其具有八个***时钟的计数。将配平启用信号施加到D触发器中的每一者的重设引脚以保持重设引脚为低。这促使所有Q输出变低。接着，在每一正时钟沿，开始倒计数。

图3-校准电路的示范性实施例

图3说明自动配平电路100的校准电路110的示范性实施例。校准电路110从取样时钟产生器105接收本地时钟信号。自动校准电路110经由路径135接收取样时钟信号，经由路径150接收配平启用信号，且经由路径130接收校准信号。自动配平电路110包含六个D触发器302-307、与非(NAND)门311-312和或非(NOR)门313。第一D触发器302经由路径135接收取样时钟信号，且经由路径130接收错误信号，且经由路径150接收配平启用信号。当经由路径150接收到配平启用信号时，第一D触发器302在取样时钟双态切换时锁存所接收的错误信号。

第一D触发器302的输出经由路径320施加到第二触发器303的数据输入。第二D触发器303也经由路径150接收配平启用信号，且经由路径135接收取样时钟。当取样时钟双态切换时，第二D触发器303锁存来自第一D触发器302的所接收的信号。第二D触发器303的输出经由路径325施加到第三D触发器304的数据输入。第三D触发器304也经由路径150接收配平启用信号，且经由路径135接收取样时钟。当取样时钟双态切换时，第三D触发器304锁存来自第二D触发器303的所接收的信号。

第三D触发器304的输出经由路径320施加到第四D触发器305的数据输入。第四D触发器305也经由路径150接收配平启用信号，且经由路径135接收取样时钟。当取样时钟双态切换时，第四D触发器305锁存来自第三D触发器304的所接收的信号。

第一和第二D触发器302和303的输出施加到与非门311，且第三和第四D触发器的输出施加到与非门312。与非门311和312的输出施加到或非门315，或非门315将输出施加到第五D触发器306和第六D触发器307。或门312的输出促使第五D触发器306在被断言时锁存经由路径308接收的配平启用信号。第五D触发器306接着经由路径150输出配平启用信号并将输出施加到第六D触发器307。第六D触发器307在或门315的输出被断言时锁存第五D触发器306的输出信号。

图3中，校准电路110具有六个常规D触发器，每一D触发器具有数据输入、时钟输入和重设输入。D触发器还具有Q输出和Qb输出。在校准电路110中，D触发器的q输出变为锁存的错误条件。因此，当发生四个连续错误条件时，已确定配平位。在本地时钟正边沿的每一者上，来自D触发器的错误条件锁存在D触发器中并传输到链中下一D触发器的数据输入。在下一时钟沿上，锁存两个D触发器上的数据。一旦错误条件已保持为高经过四个连续时钟循环，到两个与非门的四个输入就为高。这使与非的输出变低。来自两个与非门的输出的低施加到或非门。来自或非门的输出为高，这触发对配平位的锁存。第一次经过所述过程锁存粗略位，且第二次经过所述过程锁存精细位。

图4-寄存器电路的示范性实施例

图4说明自动配平电路110的寄存器电路115的框图。寄存器电路115在确定配平代码时锁存所述代码。开始时，设定配平代码，且在八个取样时钟循环之后，将代码修改一个位。当校准电路110检测到四个连续错误条件时，寄存器电路115接收配平就绪信号。现设定配平代码且寄存器电路115存储配平代码。

寄存器电路115包含D触发器401-407，其也在虚线内以两部分形式展示。每一D触发器锁存所述配平位中的一者。在此情况下，D触发器401和402锁存粗略位且D触发器403-407锁存精细位。D触发器经配置使得来自前一D触发器的Q输出连接到后续D触发器的数据输入。粗略位D触发器配置为两位计数器。所属领域的技术人员将认识到，可添加更多D触发器以增加粗略位的数目。精细位D触发器配置为五位计数器。所属领域的技术人员将认识到，可添加更多D触发器以增加粗略和/或精细位的数目。

对于精细和粗略位的时钟信号经门控通过包含反相器409、或非门411、与非门413、或非门415和反相器417及419的门逻辑。配平粗略信号在线130处到达或非门411。参考时钟供应于线135上。配平精细信号施加于线150上到达或非门415和反相器417。参考时钟修改D触发器的每一者中的计数器直到接收到配平信号为止。首先，线130上的配平粗略信号变低。这启用或非门411并停用与非门413。这将粗略位锁存在D触发器401和402中。粗略位变高之后，通过使线130上的电平升高到高电平以停用或非门411并启用与非门413而针对精细位开始所述过程。当精细位检测开始时，时钟信号不再施加到粗略D触发器。这将粗略位锁存在粗略D触发器中，且所述过程针对精细位重复。精细位D触发器403-407锁存有精细配平位的值。

一旦精细位变高，配平就绪信号就从线150产生并在反相器419的输出处缓冲。配平就绪信号接着施加到集成电路，指示连接到D触发器401-407的Q输出的配平位总线423上的值准备就绪以供使用。

多路复用器421具有一组耦合到配平位总线423的数据输入和另一组可从熔丝或非易失性存储器起源的线425上的数据输入。一旦设定配平配置，第二组数据输入就可经编程并使用。线427处的多路复用器421的控制输入用于在所述组数据输入之间进行选择，如此项技术中已知。配平位配置可从绕过多路复用器421的配平位总线423的指状元件(finger)429读出。

以上是对根据本发明的自动配平电路的一个示范性实施例的描述。预期所属领域的技术人员可以且将会设计出落在如所附权利要求书中字面上或通过等效原则陈述的本发明范围内的替代实施例。

Claims

1.一种设定集成电路中的配平位的方法，其包括：

确定一组粗略位，其中所述粗略位是所述配平位的第一部分；

确定一组精细位，其中所述精细位是所述配平位的第二部分；以及

将所述组粗略位和所述组精细位存储在寄存器中以用于所述集成电路中。

2.根据权利要求1所述的方法，其中所述确定所述组粗略位的步骤包括：

接收***时钟信号；以及

将所述***时钟信号划分为取样时钟信号，其中所述取样时钟信号具有低于所述***时钟信号的频率。

3.根据权利要求1所述的方法，其中所述确定所述组粗略位的步骤包括：

选择一组充当所述粗略位的测试位；

将所述组测试位在每一取样时钟信号上施加到所述电路；

读取每一取样时钟信号上的所述电路的输出；

确定所述输出是否满足每一取样时钟的标准；以及

响应于所述输出满足所述标准预定数目的所述取样时钟信号的确定而设定所述粗略位。

4.根据权利要求3所述的方法，其中所述设定所述粗略位的步骤包括：

响应于所述输出满足所述标准所述预定次数的所述确定而断言粗略配平信号。

5.根据权利要求3所述的方法，其中所述设定所述粗略位的步骤包括：

在寄存器电路中接收所述粗略位信号；以及

响应于接收到所述粗略位信号将所述测试位作为粗略位存储在寄存器中。

6.根据权利要求1所述的方法，其中所述确定所述组精细位的步骤包括：

接收***时钟信号；以及

7.根据权利要求5所述的方法，其中所述确定所述精细位的步骤包括：

选择一组充当所述精细位的测试位；

将所述组测试位在每一取样时钟信号上施加到所述电路；

读取每一取样时钟信号上的所述电路的输出；

确定所述输出是否针对每一取样时钟满足标准；以及

响应于所述输出满足所述标准预定数目的所述取样时钟信号的确定而设定所述精细位。

8.根据权利要求7所述的方法，其中所述设定所述精细位的步骤包括：

响应于所述输出满足所述标准所述预定次数的所述确定而断言精细配平信号。

9.根据权利要求7所述的方法，其中所述设定所述精细位的步骤包括：

在寄存器电路中接收所述精细位信号；以及

响应于接收到所述粗略位信号将所述测试位作为精细位存储在寄存器中。

10.根据权利要求1所述的方法，其进一步包括：

响应于所述存储所述粗略位和所述精细位而断言配平信号。

11.一种用于设定集成电路中的配平位的电路，其包括：

粗略位校准电路，其用于确定一组粗略位，其中所述粗略位是所述配平位的第一部分；以及

精细位校准电路，其用于确定一组精细位，其中所述精细位是所述配平位的第二部分。

12.根据权利要求11所述的电路，其进一步包括配平位寄存器电路，用于将所述组粗略位和所述组精细位存储在寄存器中以用于所述集成电路中。

13.根据权利要求12所述的电路，其中所述配平位寄存器电路包括：

用于接收所述粗略位信号的输入；

经配置以响应于接收到所述粗略位信号而存储所述测试位作为粗略位的电路。

14.根据权利要求11所述的电路，其进一步包括：

取样时钟产生电路，其用于接收***时钟信号，并将所述***时钟信号划分为取样时钟信号，其中所述取样时钟信号具有低于所述***时钟信号的频率。

15.根据权利要求14所述的电路，其中所述粗略位校准电路包括：

经配置以选择一组充当所述粗略位的测试位的电路；

经配置以将所述组测试位在每一取样时钟信号上施加到所述电路的电路；

经配置以读取每一取样时钟信号上的所述电路的输出的电路；以及

经配置以确定所述输出是否针对每一取样时钟满足标准的电路。

16.根据权利要求12所述的电路，其中所述精细位校准电路包括：

经配置以选择一组充当所述精细位的测试位的电路；

17.根据权利要求11所述的电路，其中所述精细位校准电路包括：

经配置以响应于所述输出满足所述标准所述预定次数的所述确定而断言精细配平信号的电路。

18.根据权利要求14所述的电路，其中所述寄存器电路包括：

用于在寄存器电路中接收所述精细位信号的输入；以及

经配置以响应于接收到所述粗略位信号将所述测试位作为所述精细位存储在寄存器中的电路。

19.根据权利要求11所述的电路，其中所述寄存器电路包括：

经配置以响应于所述存储所述粗略位和所述精细位而断言配平信号的电路。

20.一种用于设定集成电路中的配平位的设备，其包括：

用于确定一组粗略位的构件，其中所述粗略位是所述配平位的第一部分；

用于确定一组精细位的构件，其中所述精细位是所述配平位的第二部分；以及

用于将所述组粗略位和所述组精细位存储在寄存器中以用于所述集成电路中的构件。

21.根据权利要求20所述的设备，其中所述用于确定所述组粗略位的构件包括：

用于接收***时钟信号的构件；以及

用于将所述***时钟信号划分为取样时钟信号的构件，其中所述取样时钟信号具有低于所述***时钟信号的频率。

22.根据权利要求20所述的设备，其中所述用于确定所述组粗略位的构件包括：

用于选择一组充当所述粗略位的测试位的构件；

用于将所述组测试位在每一取样时钟信号上施加到所述电路的构件；

用于读取每一取样时钟信号上的所述电路的输出的构件；

用于确定所述输出是否针对每一取样时钟满足标准的构件；以及

用于响应于所述输出满足所述标准预定数目的所述取样时钟信号的确定而设定所述粗略位的构件。

23.根据权利要求22所述的设备，其中所述用于设定所述粗略位的构件进一步包括：

用于响应于所述输出满足所述标准所述预定次数的所述确定而断言粗略配平信号的构件。

24.根据权利要求22所述的设备，其中所述用于设定所述粗略位的构件包括：

用于在寄存器电路中接收所述粗略位信号的构件；以及

用于响应于接收到所述粗略位信号将所述测试位作为粗略位存储在寄存器中的构件。

25.根据权利要求20所述的设备，其中所述用于确定所述组精细位的构件包括：

用于接收***时钟信号的构件；以及

26.根据权利要求25所述的设备，其中所述用于确定所述组精细位的构件进一步包括：

用于选择一组充当所述精细位的测试位的构件；

用于读取每一取样时钟信号上的所述电路的输出的构件；

用于响应于所述输出满足所述标准预定数目的所述取样时钟信号的确定而设定所述精细位的构件。

27.根据权利要求26所述的设备，其中所述用于设定所述精细位的构件进一步包括：

用于响应于所述输出满足所述标准所述预定次数的所述确定而断言精细配平信号的构件。