CN101369577A - 双极晶体管finfet技术 - Google Patents
双极晶体管finfet技术 Download PDFInfo
- Publication number
- CN101369577A CN101369577A CNA2008101310387A CN200810131038A CN101369577A CN 101369577 A CN101369577 A CN 101369577A CN A2008101310387 A CNA2008101310387 A CN A2008101310387A CN 200810131038 A CN200810131038 A CN 200810131038A CN 101369577 A CN101369577 A CN 101369577A
- Authority
- CN
- China
- Prior art keywords
- fin
- implant
- emitter
- bipolar
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 claims abstract description 67
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000007943 implant Substances 0.000 claims description 59
- 238000005530 etching Methods 0.000 claims description 27
- 239000000463 material Substances 0.000 claims description 20
- 230000015572 biosynthetic process Effects 0.000 claims description 19
- 239000013078 crystal Substances 0.000 claims description 15
- 230000008021 deposition Effects 0.000 claims description 11
- 239000000203 mixture Substances 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 10
- 125000006850 spacer group Chemical group 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 238000009499 grossing Methods 0.000 claims description 4
- 238000005192 partition Methods 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 4
- 235000012239 silicon dioxide Nutrition 0.000 claims 2
- 239000000377 silicon dioxide Substances 0.000 claims 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 claims 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 claims 1
- 239000005380 borophosphosilicate glass Substances 0.000 claims 1
- 229910052681 coesite Inorganic materials 0.000 claims 1
- 229910052906 cristobalite Inorganic materials 0.000 claims 1
- 229910052732 germanium Inorganic materials 0.000 claims 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims 1
- 239000011521 glass Substances 0.000 claims 1
- 229910010271 silicon carbide Inorganic materials 0.000 claims 1
- 229910052682 stishovite Inorganic materials 0.000 claims 1
- 229910052905 tridymite Inorganic materials 0.000 claims 1
- 230000008569 process Effects 0.000 description 44
- 238000004519 manufacturing process Methods 0.000 description 22
- 238000001259 photo etching Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 239000012782 phase change material Substances 0.000 description 3
- 238000011112 process operation Methods 0.000 description 3
- 229910019001 CoSi Inorganic materials 0.000 description 2
- 229910052798 chalcogen Inorganic materials 0.000 description 2
- 150000001787 chalcogens Chemical class 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 230000012447 hatching Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000011469 building brick Substances 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66265—Thin film bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7317—Bipolar thin film transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
除其它内容外，本文论述了具有在衬底上的至少一个CMOS晶体管和在衬底上的至少一个鳍式双极晶体管的设备及制作设备的方法。
Description
技术领域
本文所述各种实施例一般涉及晶体管技术，更具体地说，涉及制作晶体管的设备和方法。
背景技术
双极晶体管广泛使用于半导体器件中。在一些电子电路应用中，期望利用双极晶体管和CMOS器件。
虽然很早以来就共识缩小电子组件的尺寸是所期望的，但不容易确定实现此目的的可行方式，且并未产生可预测的效果。
在半导体领域中，不断缩小半导体器件尺寸的愿望不是渐进地小幅度缩小半导体各个方面的尺寸，而是要求在基本结构上及制作该结构的方式上进行大幅更改。
由于包括缩小半导体尺寸的多个原因，通过CMOS技术制造的场效晶体管已成了用于存储器电路的标准，在存储器电路中，大量的半导体器件封装到集成电路芯片上。CMOS技术的使用一般允许从使用双极晶体管器件实现的缩小来缩小半导体器件尺寸。
存在多种电路应用，其中要处理在不断增大的频率下的不断增大的驱动电流。在此类应用中，双极晶体管的电流处理容量是所期望的，虽然其尺寸是个缺点。另外，双极晶体管可能并非对于特定电路的所有工作约束都是最佳解决方案。
发明内容
本发明涉及一种设备，包括：
覆盖在衬底上的至少一个CMOS晶体管；以及
覆盖在所述衬底上的至少一个鳍式双极晶体管。
本发明涉及一种晶体管，包括：
在沿衬底表面上支撑的鳍片结构的轴的一个位置处的发射极区；
在沿所述鳍片结构的轴末端的另一位置处的集电极区；
在所述发射极与集电极区之间的基极区；以及
覆盖在所述衬底的表面上的接触线，所述接触线耦合到所述鳍片结构的所述集电极与发射极区之间的所述鳍片结构的所述基极区，并在所述衬底的表面上提供横向双极晶体管基电极。
本发明涉及一种方法，包括：
在衬底表面上形成植入物；
选择性蚀刻晶圆表面以形成包括部分所述植入物的拉长鳍片；
形成与所述鳍片的相对末端相邻的集电极/发射极区；
形成在所述集电极/发射极区中间的基极区。
所述植入物是集电极植入物。所述方法还包括在所述鳍片上形成牺牲栅极层叠；以及通过倾斜施加所述集电极/发射极植入物以将所述鳍片的轻掺杂集电极区遮蔽在所述牺牲栅极层叠之后，将所述轻掺杂集电极区形成为所述集电极/发射极区之一的一部分。
本发明涉及一种方法，包括：
在晶圆表面上形成至少一个集电极植入物；
选择性地蚀刻所述晶圆表面以形成具有集电极区的至少一个拉长双极鳍片和具有源极/漏极区的至少一个拉长CMOS鳍片，所述集电极区包括部分所述集电极植入物；
在与所述集电极区相邻的至少一个双极鳍片上形成基极并与所述至少一个双极鳍片接触，并且在至少一个CMOS鳍片上形成栅极并与所述至少一个CMOS鳍片绝缘；以及
形成与所述至少一个双极鳍片的末端相邻的发射极/集电极接触植入区，并形成与所述至少一个CMOS鳍片的末端相邻的源极/漏极接触区。
本发明涉及一种方法，包括：
在晶圆表面上形成至少一个集电极植入物；
选择性地蚀刻所述晶圆表面以形成具有集电极区的至少一个拉长双极鳍片和具有源极/漏极区的至少一个拉长CMOS鳍片，所述集电极区包括部分所述集电极植入物；
在与所述集电极区相邻的至少一个双极鳍片上形成牺牲“栅极”结构并与所述至少一个双极鳍片接触，并且在至少一个CMOS鳍片上形成牺牲栅极结构并与所述至少一个CMOS鳍片绝缘；
在双极和CMOS中形成侧壁隔离物并对FinFET施加延伸植入物掺杂；
在发射极/集电极区与基极区之间形成氮化物隔离物；
定义所述双极中要容纳发射极和重集电极掺杂的区，并将集电极/发射极植入物施加到所述双极，将源漏极植入物施加到所述FinFET；
通过沉积平坦化材料而进行平坦处理；
蚀刻栅极层叠材料到所述平坦化材料和隔离物的表面，在所述鳍片上的牺牲电介质上停止；
形成内部隔离物；
施加基极植入物掺杂；
蚀刻栅极区以移除牺牲电介质；
沉积栅极介电层；
以光刻方式选择所述FinFET中的双极区；
移除所述栅极氧化层；
在所述栅极层叠中沉积基电极和栅电极材料；以及
形成与所述至少一个双极鳍片的末端相邻的发射极/集电极接触植入物区，并形成与所述至少一个CMOS鳍片的末端相邻的源极/漏极接触区。
附图说明
图1以透视方式示出根据本发明至少一个实施例的双极晶体管；
图2A-2D是沿图1的剖面线2-2′得到的，在制造过程的各阶段中图1的双极晶体管的制造中间物的详细剖视图；
图3A-3D是沿图1剖面线3-3′得到的，在制造过程的各阶段中使用图5过程制造的图1双极晶体管的制造中间物的详细剖视图；
图4A和4B是使用图6过程制造的图2B和3B中所示的双极晶体管的制造中间物的另一实施例剖视图；
图5是在同一衬底上制造鳍式双极和FinFET晶体管中的一些过程步骤的实施例的流程图；
图6是在同一衬底上制造鳍式双极和FinFET晶体管中的一些过程步骤的实施例的流程图；
图7是在同一衬底上制造鳍式双极和FinFET晶体管中的一些过程步骤的实施例的流程图；以及
图8A-8B和9A-9B是使用图7过程制造的图2B和3B中所示的双极晶体管的制造中间物的另一实施例剖视图。
具体实施方式
为获得双极晶体管和CMOS器件提供的有利工作特征，存在需要在单个电路中使用双极晶体管和CMOS晶体管的情况。由于在下面论述中将更明显的原因，制造双极器件和CMOS器件都在同一芯片上的集成电路需要不仅仅是将CMOS和双极晶体管制造中使用的制造步骤简单组合的解决方案。
BiCMOS电路中的双极晶体管一般形成为垂直双极晶体管。缩小此类器件的尺寸经常通过具有陡而窄的基极掺杂剖面的垂直比例布置(vertical scaling)而实现。一些集成BiCMOS结构使用了硅锗双极晶体管。此类器件中器件速度的提高通过缩小基极宽度来实现。但此类器件中的平面集成的实现经常要以性能级别大大降低为代价，这是因为使用垂直双极晶体管和平面CMOS集成时，可用的半导体特性尺寸已太大。
双极晶体管和CMOS器件的制造过程根本上是不同的。为此，运用普通技术实现具有双极和CMOS器件两者的电路可通过在不同芯片上形成双极和CMOS器件而解决。但由于器件和用于互连它们的电路的物理尺寸的原因，将此类混合电路互连的困难导致了性能级别降低。
为克服这些困难，已提议了各种双极和CMOS技术解决方案。迄今为止，在单个芯片上提供BiCMOS的尝试已十分复杂，这至少部分是因为在将BiCMOS和双极制造操作进行组合的情况下制造过程步骤的不可预测性所致。那些集成工作一般将目标定位于将双极器件形成为大多数双极器件典型的垂直层叠区。
随着工艺发展到使CMOS器件越来越小，此类比例布置工作的尺寸限制超过了使用常规光刻技术可实现的程度。为解决此需要，设想了FinFET器件以便允许制造比使用平面CMOS器件制造过程可实现的尺寸小几个数量级的CMOS器件。
通过使用对以前用于形成FinFET器件的鳍片(fin)形成技术的修改，在包括FinFET CMOS器件和鳍式(finned)双极晶体管两者的单个晶圆衬底上形成混合电路是可能的。本发明主题的实施例允许在单个芯片衬底上形成FinFET和鳍式双极器件两者。通过使用我们修改的制造过程的实施例，尺寸极小的FinFET和鳍式双极晶体管均可在单个芯片上形成的混合集成电路中产生。
在图1中，示出了混合集成电路的鳍式双极晶体管100的一些实施例的透视图，在一些实施例中该电路可组合至少一个双极晶体管和至少一个finFET CMOS晶体管。在一些其它实施例中，该电路可包括至少一个鳍式双极晶体管而无CMOS器件。在一些实施例中，鳍式双极晶体管100可以是相变存储器模块的存储元件选择器件的一部分，这是因为此类器件允许通过有用的开关电流操作小存储单元元件。相变材料可编程在材料通常更多为非结晶态(更无序)的第一结构状态与材料通常更多为晶态(更有序)的第二结构状态之间。更无序状态通常比更有序状态有更高的电阻率。相变材料的示例包括具有至少一种硫属元素的硫属化物材料。硫属相变材料的一个示例是Ge2Sb2Te5。
在一些其它实施例中，鳍式双极晶体管的结可连接为在CMOS电路中使用的带隙基准电压。
根据一些实施例，至少一个鳍式双极晶体管100覆盖于硅晶圆衬底110的埋氧层120上并由该层支撑。埋氧层120在剩余硅层121的上方并由其支撑。双极晶体管100的鳍片结构126很类似于FinFETCMOS器件的鳍片的结构。鳍片126不具有源极/漏极区，而是具有设在与其相对末端相邻处的集电极/发射极区122和124。鳍片126覆盖于晶圆衬底110的埋氧层120的表面上并由其支撑。
在鳍式双极晶体管100中，集电极和发射极区122和124位于鳍片126上，并且通常类似于用于FinFET的源极/漏极区，但它们的掺杂程度不同，如下所述。集电极和发射极区122和124是鳍片126的适当掺杂区，具有部分地根据双极晶体管100是将以npn或配置来构建还是将要具有pnp配置来确定的掺杂离子和浓度。本文论述为npn双极晶体管和NMOS FinFET。PMOS FinFETT和pnp双极晶体管以对应的方式来实现。
基极区128位于鳍片结构126的集电极和发射极区122与124之间。基极区128在图1中未完全显示，但可在图2D的更详细视图中看到它。由于基极区128与鳍片126导电接触，因此它可同与其鳍片及其导电通道电绝缘的FinFET的栅区别开。
如图1所示，接触线130覆盖于衬底110的表面上，并且与鳍片126的基极区128导电接触。接触线130是导电线，在一些实施例中，它由多晶硅形成。在一些实施例中，接触线130是含金属的或者是一种金属。在一个实施例中，材料是从多晶硅、金、铜和铝及其合金组成的一组导体中选择的。
图1还示出的是与鳍片结构126的相应集电极和发射极区122和124相邻并电接触的集电极和发射极接触结合焊盘(landing pad)132和134。结合区132和134用于使用BEOL(线的后端)连接过程中的通孔(via)和金属化层，将晶体管100的电极连接到集成电路100的其它区。通孔和金属化层未在图1中示出。
在图1中，双极晶体管100未按比例画出，并且其各个部分的相对大小不一定为示出的相同相对大小关系。在一些实施例中，鳍片126的宽度为大约20nm，并且其高度为大约60-80nm。
在一些实施例中，多个鳍式晶体管100在同一衬底110上形成。在一些实施例中，鳍式双极晶体管100同时在同一衬底110上形成为至少一个FinFET晶体管。图2A-2D和3A-3D是图1鳍式双极晶体管100制造中的几个制造中间物实施例的详细横截面视图。图4A和4B分别是图2B和3B的备选制造中间物实施例的视图。这些视图分别沿鳍片126的纵轴和接触线130的纵轴得到。图2A-2D和3A-3D也示出在图5的过程流程图所示的制造工艺过程中执行的一些过程动作的一些方面。
如图2A和3A所示，在形成鳍片126和形成以后将成为鳍片126的基极区的基极层叠之后，在图5制造过程中的中间点520示出的单个鳍式晶体管100的结构。
图5是用于制造鳍式双极晶体管的制造过程的一些实施例的过程流程图。在一些实施例中，制造双极晶体管的过程同时产生双极晶体管和FinFET晶体管。对于图5中的每个过程操作，在单独的列中描述有关该过程操作对于鳍式双极(FinBIP)晶体管和FinFET CMOS晶体管提供了什么。
在一些实施例中，制造过程从方框501开始，提供包括准备好的晶圆表面的晶圆110，该表面具有覆盖在由硅衬底120支撑的埋氧层120上的硅区。如图5所示，在平面集电极植入物操作502中轻度掺杂该晶圆表面硅区，以形成晶圆表面的平面集电极植入物(implant)区，在后续操作中将在该区中形成双极晶体管100的鳍片126。
集电极植入物掺杂过程502将在完成的双极晶体管100的鳍片结构126中产生轻掺杂集电极区122。如果同时在同一晶圆120上形成双极和CMOS器件，则在一些实施例中，也可使用为双极器件提供轻掺杂集电极122的相同植入操作502，以便在同一衬底上同时形成的CMOS FinFET器件中提供阱掺杂。
用于鳍式双极晶体管100和FinFET两者的鳍片126通过光刻和选择性蚀刻过程503制作。在一些实施例中，过程503以沉积能抵抗诸如等离子蚀刻等的主动蚀刻化学方式的硬掩模材料开始。在又一操作503中，使用与制造FinFET器件遵循的那些操作对应的鳍片形成操作，执行形成鳍片结构126的一系列光刻过程。光刻过程包括在方框503中选择性地蚀刻晶圆表面以形成拉长鳍片126，拉长鳍片126具有包括以前形成的集电极植入物的一部分的集电极区122。
用于形成双极鳍片126的相同硬掩模和光刻过程503可在要形成FinFET器件的芯片区上执行以提供FinFET鳍片。因此，用于鳍式双极器件的鳍片结构126和用于同时形成的FinFET的那些结构使用相同的过程503，该过程用于在FinFET器件中形成鳍片。
在一些实施例中，在另外操作505到507中施加了牺牲电介质层136，以在以后的蚀刻操作507期间提供蚀刻停止。随后在双极鳍式晶体管和FinFET上同时执行基极和栅极光刻506和各向异性蚀刻过程507。这些操作在一对氧化侧壁隔离物140之间形成多晶硅牺牲基极沉积138。牺牲基极沉积138以后将在又一操作521中替换为基极材料。形成双极晶体管基极区的操作还同时在同一衬底上形成的FinFET中形成栅电极。侧壁氧化物隔离物140在发射极/集电极区122和124与基极区128之间提供间隔。
类似于FinFET结构的栅极，双极晶体管基极区128形成于鳍片126末端的中间。图2A中示出同时执行以形成用于鳍式双极晶体管100的基极区128的基极形成操作的结果。用于FinFET晶体管的栅极区在同一衬底110上形成。
在一些实施例中，在又一过程操作509中形成了用于FinFET晶体管的延伸植入物。延伸植入物区未添加到双极鳍式晶体管。随后在操作510中形成氮化物隔离物142，并执行光刻操作511和植入物操作512以形成双极发射极和集电极区122和124。在图2B中，如图5的过程流程图中所示，在操作512中应用掺杂242，以在基极区与鳍片126的末端之间形成发射极区124。在一些实施例中，应用相同的掺杂以在基极区与鳍片的另一末端之间形成集电极区122。
为实现用于基极集电极结的掺杂梯度，比轻掺杂集电极区123和其它掺杂区更重地掺杂集电极区126。在一些实施例中，如图2B所示，抗蚀剂掩模144施加到发射极区124上的表面。掩模144阻止部分掺杂植入物以降低抗蚀剂掩模144下接收的量。在同一衬底上的FinFET晶体管上执行的同时操作中形成FinFET源极与漏极区。
图2B中的箭头242表示应用掺杂操作516以形成发射极和集电极区。箭头242也示出在一些实施例中执行掺杂操作时大致垂直于衬底110的表面来应用掺杂。
图4是使用相对图2B所示和所述过程的备选掺杂过程形成的FinBIP制造中间物实施例的视图。图6是应用于图4所示形成双极和FinFET晶体管的制造过程的其它实施例的逐步概述。具体而言，图6的过程实施例类似于图5所示的那些过程实施例。在操作611和612中，未使用操作511和512的抗蚀剂掩模。相反，植入物束不垂直而是倾斜，使得轻掺杂集电极区在操作604到607形成的牺牲“栅极结构”遮蔽之下。遮蔽防止了全部植入物被提供到轻掺杂集电极区，并允许产生基极-集电极掺杂梯度，在提供倾斜基极植入物时在操作616中可对该梯度进行精细调整。
在图4中，在图6的操作612中以与形成鳍式晶体管的整个区域的垂线成某个角度应用掺杂442。在此备选实施例中，形成掺杂分布无需抗蚀剂掩模。由于基极植入物材料138和侧壁140从鳍片126向上延伸，因此，基极植入物层叠遮住与基极区相邻的鳍片126以提供所需的掺杂梯度，从而形成与基极植入物相邻的集电极122的轻掺杂集电极区123。
在如图2B或图4所示的过程512或612后、即集电极与发射极掺杂注入之后，形成BSG的层246，并随后通过CMP操作513处理该层以完成图2B所示的制造中间物结构的形成。在一些实施例中，BSG层246的上表面与基极牺牲区138齐平，并作为蚀刻块以允许在操作514中只选择性蚀刻将成为双极晶体管的基极区128和FinFET的栅极的“栅极层叠”区中的牺牲材料138。
在基极蚀刻操作514中，基极区128被向下蚀刻到鳍片126上的氧化物层136并蚀刻到划分(lining)基极区腔的隔离物区140。在此蚀刻后，在操作515中通过在双极基极区128中沉积内部隔离物142而调整要形成的基极区宽度。在FinFET栅极区中同时形成的间隔物材料再次从FinFET器件被移除。
在图2C中，箭头248示为表示倾斜基极植入物掺杂操作516。以与垂线成某个角度应用基极植入物掺杂以降低在轻掺杂集电极区123中的掺杂转入量，以便对期望的基极集电极掺杂程度梯度进行精细调整。
在过程方框518中，蚀刻掉牺牲电介质层。在栅极电介质沉积过程518中，需要栅极电介质以在CMOS晶体管中提供绝缘栅极，并且也同时和暂时应用到双极晶体管。它在应用光刻过程以显露双极晶体管的基极区及集电极和发射极后从鳍式双极晶体管100移除，而CMOS的栅极区仍受到定形蚀刻阻止层的保护，不被该蚀刻过程移除。
在用于移除双极晶体管的基极区中的电介质氧化物层138的光刻和蚀刻过程519和520后，执行沉积过程521以便如图2D所示沉积由多晶硅或其它金属形成的基电极导体250。该区直接连接到鳍片的基极区。在同时形成的FinFET中，类似形成的区为FinFET晶体管提供绝缘栅电极。
在又一操作522中，随后执行CMP平坦化以便为晶圆形成平滑表面，其中植入的基电极区和发射极和集电极区显露以在适合的线的后端(BEOL)互连过程523中实现连接，以便将晶体管电极连接到导电互连层(未示出)。
图7是制造过程应用到形成双极和FinFET晶体管的制造过程的又一些实施例的逐步概述。在此过程中，不像图5和6中的过程所示和如上所述的那样形成和替换牺牲栅极结构来形成BiCMOS结构。图8A和8B及图9A和9B中示出了执行图7的过程时形成的中间物结构。
图7中的过程从制备晶圆表面的701开始。在此过程中，在方框702，在将形成双极晶体管基极的晶圆区中应用基极植入物掺杂。在该同一操作702中，也可植入用于同时形成的FinFET CMOS器件的阱掺杂。
在操作703中，通过与图5和6的方框503和603的那些操作类似的蚀刻和光刻操作，同时形成用于双极和FinFET晶体管的鳍片826。在操作704中，将诸如CoSi等材料的导电层施加到双极区中的鳍片826以用作要在方框707中执行的蚀刻过程的蚀刻停止层。在FinFET器件区中，需要在CMOS区中移除导电层。如果CoSi材料用于沉积的导电层，则例如通过适合的掩蔽在CMOS区中避免硅化。
在操作705-707中，将栅极层叠和硬掩模施加到双极和finFET器件，执行栅极光刻以便定义双极器件的基电极828以及定义FinFET的栅极，在蚀刻步骤707中，将基极和栅电极蚀刻到导电层。在操作708中移除该导电层。
在操作中，在方框709和710，形成侧壁840和氧化物隔离物以隔开双极晶体管的发射极/集电极832与834和基极区828及用于FET的延伸。
在操作711和712中，形成集电极植入物。在操作711中，图8B所示的掺杂植入物811的朝向大致与晶圆表面垂直以施加轻集电极掺杂。此植入物811对FinFET的S/D掺杂的贡献可忽略不计。在一些实施例中，在方框712a中，执行倾斜植入物操作(implant operation)812，使轻掺杂集电极区被遮蔽而无法施加植入物。在一些其他实施例中，在方框712b中，使用图8B中未示出的抗蚀剂掩模来为轻掺杂集电极区提供保护，阻止也施加到FinFET CMOS的S/D区的垂直植入。
形成本文一部分的附图通过示图而非限制的方式显示了可实践本发明主题的特定实施例。所示的实施例描述足够详细，以便本领域的技术人员能够实施本文公开的原理。从中可利用和得出其它实施例，使得在不脱离本公开内容范围的情况下，可进行结构和逻辑替代和更改。因此，此具体实施方式不应从限制的意义来理解，并且各种实施例的范围只由随附权利要求书及此类权利要求书授权的等效物完全范围定义。
虽然本文已显示和描述了特定的实施例，但应理解，为实现相同目的而设想的任何布置可替代所示的特定实施例。此公开内容旨在涵盖各种实施例的任何和所有修改或变化。在阅读上述说明时，本领域的技术人员将显见到上述实施例和本文未明确描述的其它实施例的组合。
本文提供了公开内容摘要以遵从37 C.F.R.§1.72(b)，它要求摘要以使得读者能够快速地确定本技术公开内容性质。它是在将不用于解释或限制权利要求书范围或含意的共识下提交。
Claims (21)
1.一种设备，包括：
覆盖在衬底上的至少一个CMOS晶体管；以及
覆盖在所述衬底上的至少一个鳍式双极晶体管。
2.如权利要求1所述的设备，其中所述至少一个CMOS晶体管至少之一是FinFET晶体管。
3.如权利要求1所述的设备，其中所述CMOS晶体管在操作上耦合到所述鳍式双极晶体管。
4.一种晶体管，包括：
在沿衬底表面上支撑的鳍片结构的轴的一个位置处的发射极区；
在沿所述鳍片结构的轴末端的另一位置处的集电极区；
在所述发射极与集电极区之间的基极区；以及
覆盖在所述衬底的表面上的接触线，所述接触线耦合到所述鳍片结构的所述集电极与发射极区之间的所述鳍片结构的所述基极区，并在所述衬底的表面上提供横向双极晶体管基电极。
5.如权利要求4所述的晶体管，其中所述接触线栅极结构是导电材料。
6.如权利要求5所述的晶体管，其中所述导电材料是含金属材料或者是一种金属。
7.如权利要求5所述的晶体管，其中所述导电材料是多晶硅。
8.如权利要求4所述的晶体管，其中所述发射极区、所述集电极区以及所述基极区由从硅、锗、碳化硅、砷化镓及磷化铟组成的一组半导体材料中选择的一种或多种半导体材料制成。
9.如权利要求4所述的晶体管，其中所述发射极包括重掺杂区。
10.如权利要求4所述的晶体管，其中所述集电极包括重掺杂子区和在所述基极与所述重掺杂子区之间的轻掺杂子区。
11.如权利要求4所述的晶体管，其中所述衬底是埋氧(BOX)层。
12.如权利要求4所述的晶体管，其中在所述衬底、所述发射极、所述集电极、所述基极与所述基极接触结构之间的空间填充有BPSG(掺杂硼磷的硅玻璃)或SiO2(二氧化硅)。
13.一种方法，包括：
在衬底表面上形成植入物；
选择性蚀刻晶圆表面以形成包括部分所述植入物的拉长鳍片；
形成与所述鳍片的相对末端相邻的集电极/发射极区；
形成在所述集电极/发射极区中间的基极区。
14.如权利要求13所述的方法，其中所述植入物是集电极植入物。
15.如权利要求13所述的方法，还包括：
在所述鳍片上形成抗蚀剂掩模；以及
通过利用在所述鳍片的轻掺杂集电极区上的所述抗蚀剂掩模阻止所述集电极/发射极植入物的施加，将所述轻掺杂集电极区形成为所述集电极/发射极区之一的一部分。
16.如权利要求13所述的方法，还包括：
在所述鳍片上形成牺牲栅极层叠；以及
通过倾斜所述集电极/发射极植入物的施加以将所述鳍片的轻掺杂集电极区遮蔽在所述牺牲栅极层叠之后，将所述轻掺杂集电极区形成为所述集电极/发射极区之一的一部分。
17.一种方法，包括：
在晶圆表面上形成至少一个集电极植入物；
选择性地蚀刻所述晶圆表面以形成具有集电极区的至少一个拉长双极鳍片和具有源极/漏极区的至少一个拉长CMOS鳍片，所述集电极区包括部分所述集电极植入物；
在与所述集电极区相邻的至少一个双极鳍片上形成基极并与所述至少一个双极鳍片接触，并且在至少一个CMOS鳍片上形成栅极并与所述至少一个CMOS鳍片绝缘；以及
形成与所述双极鳍片的至少之一的末端相邻的发射极/集电极接触植入物区，并形成与所述CMOS鳍片至少之一的末端相邻的源极/漏极接触区。
18.如权利要求13所述的方法，还包括：
在所述鳍片上形成牺牲栅极层叠；以及
通过倾斜所述集电极/发射极植入物的施加以将所述鳍片的轻掺杂集电极区遮蔽在所述牺牲栅极层叠之后，将所述轻掺杂集电极区形成为所述集电极/发射极区之一的一部分。
19.如权利要求18所述的方法，还包括：
在所述鳍片上形成抗蚀剂掩模；以及
通过利用在所述鳍片的轻掺杂集电极区上的所述抗蚀剂掩模阻止所述集电极/发射极植入物的施加，将所述轻掺杂集电极区形成为所述集电极/发射极区之一的一部分。
20.一种方法，包括：
在晶圆表面上形成至少一个集电极植入物；
选择性地蚀刻所述晶圆表面以形成具有集电极区的至少一个拉长双极鳍片和具有源极/漏极区的至少一个拉长CMOS鳍片，所述集电极区包括部分所述集电极植入物；
在与所述集电极区相邻的至少一个双极鳍片上形成牺牲“栅极”结构并与所述至少一个双极鳍片接触，并且在至少一个CMOS鳍片上形成牺牲栅极结构并与所述至少一个CMOS鳍片绝缘；
在双极和CMOS中形成侧壁隔离物并对FinFET施加延伸植入物掺杂；
在发射极/集电极区与基极区之间形成氮化物隔离物；
定义所述双极中要容纳发射极和重集电极掺杂的区，并将集电极/发射极植入物施加到所述双极，将源漏极植入物施加到所述FinFET；
通过沉积平坦化材料而进行平坦处理；
蚀刻栅极层叠材料到所述平坦化材料和隔离物的表面，在所述鳍片上的牺牲电介质上停止；
形成内部隔离物；
施加基极植入物掺杂；
蚀刻栅极区以移除牺牲电介质；
沉积栅极介电层；
以光刻方式选择所述FinFET中的双极区；
移除所述栅极氧化层；
在所述栅极层叠中沉积基电极和栅电极材料；以及
形成与所述双极鳍片至少之一的末端相邻的发射极/集电极接触植入物区，并形成与所述CMOS鳍片至少之一的末端相邻的源极/漏极接触区。
21.如权利要求20所述的方法，还包括形成用于所述FinFET的延伸植入物。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/837,972 | 2007-08-13 | ||
| US11/837972 | 2007-08-13 | ||
| US11/837,972 US7834403B2 (en) | 2007-08-13 | 2007-08-13 | Bipolar transistor FINFET technology |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101369577A true CN101369577A (zh) | 2009-02-18 |
| CN101369577B CN101369577B (zh) | 2013-03-27 |
Family
ID=40279655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200810131038.7A Active CN101369577B (zh) | 2007-08-13 | 2008-08-13 | 双极晶体管finfet技术 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US7834403B2 (zh) |
| CN (1) | CN101369577B (zh) |
| DE (1) | DE102008035707B4 (zh) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101887911A (zh) * | 2009-05-12 | 2010-11-17 | 联发科技股份有限公司 | 横向双极结型晶体管及其制造方法 |
| CN101752413B (zh) * | 2008-12-01 | 2012-03-07 | 中芯国际集成电路制造(上海)有限公司 | 双极晶体管及其制造方法 |
| CN103489863A (zh) * | 2012-06-12 | 2014-01-01 | 台湾积体电路制造股份有限公司 | 采用鳍式场效应晶体管工艺的同质结二极管结构 |
| CN104124153A (zh) * | 2013-04-28 | 2014-10-29 | 中芯国际集成电路制造(上海)有限公司 | 鳍式双极结型晶体管及其形成方法 |
| CN104124152B (zh) * | 2013-04-28 | 2016-12-28 | 中芯国际集成电路制造(上海)有限公司 | 鳍式双极结型晶体管及其形成方法 |
| CN107257923A (zh) * | 2015-02-27 | 2017-10-17 | Em微电子-马林有限公司 | 具有热模块的湿度传感器 |
| CN107424995A (zh) * | 2012-11-01 | 2017-12-01 | 奥瑞加创新股份有限公司 | 半导体装置及其形成方法 |
| CN109314133A (zh) * | 2016-06-30 | 2019-02-05 | 英特尔公司 | 具有后道晶体管的集成电路管芯 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8674454B2 (en) | 2009-02-20 | 2014-03-18 | Mediatek Inc. | Lateral bipolar junction transistor |
| US7968971B2 (en) * | 2009-06-22 | 2011-06-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Thin-body bipolar device |
| US8921194B2 (en) * | 2011-11-11 | 2014-12-30 | International Business Machines Corporation | PNP bipolar junction transistor fabrication using selective epitaxy |
| US8617957B1 (en) | 2012-09-10 | 2013-12-31 | International Business Machines Corporation | Fin bipolar transistors having self-aligned collector and emitter regions |
| US9263583B2 (en) | 2013-10-14 | 2016-02-16 | Globalfoundries Inc. | Integrated finFET-BJT replacement metal gate |
| US9209095B2 (en) * | 2014-04-04 | 2015-12-08 | International Business Machines Corporation | III-V, Ge, or SiGe fin base lateral bipolar transistor structure and method |
| US9449882B1 (en) * | 2015-10-29 | 2016-09-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9786656B1 (en) | 2016-08-19 | 2017-10-10 | International Business Machines Corporation | Integration of bipolar transistor into complimentary metal-oxide-semiconductor process |
| US10665702B2 (en) | 2017-12-27 | 2020-05-26 | Samsung Electronics Co., Ltd. | Vertical bipolar transistors |
| US11462632B2 (en) | 2020-12-22 | 2022-10-04 | Globalfoundries U.S. Inc. | Lateral bipolar junction transistor device and method of making such a device |
| US11424349B1 (en) | 2021-02-17 | 2022-08-23 | Globalfoundries U.S. Inc. | Extended shallow trench isolation for ultra-low leakage in fin-type lateral bipolar junction transistor devices |
| US11967637B2 (en) | 2021-08-26 | 2024-04-23 | Globalfoundries U.S. Inc. | Fin-based lateral bipolar junction transistor with reduced base resistance and method |
| US20230223462A1 (en) * | 2022-01-10 | 2023-07-13 | Globalfoundries U.S. Inc. | Bipolar transistor structure on semiconductor fin and methods to form same |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4673965A (en) * | 1983-02-22 | 1987-06-16 | General Motors Corporation | Uses for buried contacts in integrated circuits |
| US4648173A (en) * | 1985-05-28 | 1987-03-10 | International Business Machines Corporation | Fabrication of stud-defined integrated circuit structure |
| US5115289A (en) | 1988-11-21 | 1992-05-19 | Hitachi, Ltd. | Semiconductor device and semiconductor memory device |
| KR100253077B1 (ko) * | 1997-08-16 | 2000-04-15 | 윤종용 | 소이 구조를 갖는 반도체 메모리 장치 및 그의 제조방법 |
| US6794237B2 (en) * | 2001-12-27 | 2004-09-21 | Texas Instruments Incorporated | Lateral heterojunction bipolar transistor |
| US20060113612A1 (en) * | 2002-06-19 | 2006-06-01 | Kailash Gopalakrishnan | Insulated-gate semiconductor device and approach involving junction-induced intermediate region |
| US6838723B2 (en) * | 2002-08-29 | 2005-01-04 | Micron Technology, Inc. | Merged MOS-bipolar capacitor memory cell |
| JP2004311955A (ja) * | 2003-03-25 | 2004-11-04 | Sony Corp | 超薄型電気光学表示装置の製造方法 |
| US7173320B1 (en) * | 2003-04-30 | 2007-02-06 | Altera Corporation | High performance lateral bipolar transistor |
| JP5055813B2 (ja) * | 2006-04-10 | 2012-10-24 | 富士電機株式会社 | Ｓｏｉ横型半導体装置 |
| US7482672B2 (en) * | 2006-06-30 | 2009-01-27 | International Business Machines Corporation | Semiconductor device structures for bipolar junction transistors |
| US7538391B2 (en) * | 2007-01-09 | 2009-05-26 | International Business Machines Corporation | Curved FINFETs |
-
2007
- 2007-08-13 US US11/837,972 patent/US7834403B2/en active Active
-
2008
- 2008-07-30 DE DE102008035707.3A patent/DE102008035707B4/de not_active Expired - Fee Related
- 2008-08-13 CN CN200810131038.7A patent/CN101369577B/zh active Active
-
2010
- 2010-11-10 US US12/943,055 patent/US8183120B2/en not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101752413B (zh) * | 2008-12-01 | 2012-03-07 | 中芯国际集成电路制造(上海)有限公司 | 双极晶体管及其制造方法 |
| CN101887911A (zh) * | 2009-05-12 | 2010-11-17 | 联发科技股份有限公司 | 横向双极结型晶体管及其制造方法 |
| CN103489863A (zh) * | 2012-06-12 | 2014-01-01 | 台湾积体电路制造股份有限公司 | 采用鳍式场效应晶体管工艺的同质结二极管结构 |
| CN103489863B (zh) * | 2012-06-12 | 2016-04-27 | 台湾积体电路制造股份有限公司 | 采用鳍式场效应晶体管工艺的同质结二极管结构 |
| CN107424995A (zh) * | 2012-11-01 | 2017-12-01 | 奥瑞加创新股份有限公司 | 半导体装置及其形成方法 |
| CN107424995B (zh) * | 2012-11-01 | 2019-01-29 | 奥瑞加创新股份有限公司 | 半导体装置及其形成方法 |
| CN104124153A (zh) * | 2013-04-28 | 2014-10-29 | 中芯国际集成电路制造(上海)有限公司 | 鳍式双极结型晶体管及其形成方法 |
| CN104124153B (zh) * | 2013-04-28 | 2016-08-31 | 中芯国际集成电路制造(上海)有限公司 | 鳍式双极结型晶体管及其形成方法 |
| CN104124152B (zh) * | 2013-04-28 | 2016-12-28 | 中芯国际集成电路制造(上海)有限公司 | 鳍式双极结型晶体管及其形成方法 |
| CN107257923A (zh) * | 2015-02-27 | 2017-10-17 | Em微电子-马林有限公司 | 具有热模块的湿度传感器 |
| CN109314133A (zh) * | 2016-06-30 | 2019-02-05 | 英特尔公司 | 具有后道晶体管的集成电路管芯 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE102008035707A1 (de) | 2009-02-19 |
| US7834403B2 (en) | 2010-11-16 |
| US8183120B2 (en) | 2012-05-22 |
| CN101369577B (zh) | 2013-03-27 |
| US20090045467A1 (en) | 2009-02-19 |
| DE102008035707B4 (de) | 2015-07-23 |
| US20110053331A1 (en) | 2011-03-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101369577B (zh) | 双极晶体管finfet技术 | |
| US7229884B2 (en) | Phosphorous doping methods of manufacturing field effect transistors having multiple stacked channels | |
| US7309635B2 (en) | Phosphorous doping methods of manufacturing field effect transistors having multiple stacked channels | |
| US7615429B2 (en) | Methods of fabricating field effect transistors having multiple stacked channels | |
| CN104347425B (zh) | 半导体器件及其制造方法 | |
| US11342326B2 (en) | Self-aligned etch in semiconductor devices | |
| KR20100139045A (ko) | 멀티-게이트 트랜지스터들을 포함하는 시스템들 및 디바이스들, 및 그의 사용, 제조 및 동작 방법들 | |
| TWI723401B (zh) | 用於接觸件之不同上部與下部間隔件 | |
| TWI690034B (zh) | 半導體裝置及其製造方法 | |
| JP2003163281A (ja) | 垂直置換ゲートトランジスタと集積可能な容量の構造及び作製法 | |
| US20220367198A1 (en) | Semiconductor Device and Method | |
| US11923455B2 (en) | Semiconductor device and method of forming the same | |
| US11974441B2 (en) | Memory array including epitaxial source lines and bit lines | |
| JP2008526041A (ja) | 半導体デバイスの製造方法およびこの方法で製造される半導体デバイス | |
| JP2008034793A (ja) | 半導体素子及びその製造方法 | |
| US20220310445A1 (en) | Transistor Gate Contacts and Methods of Forming the Same | |
| US20160197083A1 (en) | Metal strap for dram/finfet combination | |
| US20230317469A1 (en) | Semiconductor Device and Methods of Forming the Same | |
| US20230261069A1 (en) | Transistor Source/Drain Contacts and Methods of Forming the Same | |
| US20230282524A1 (en) | Semiconductor device and methods of forming the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |