CN101325086B - 具有嵌入式多类型存储器的存储器 - Google Patents

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CN101325086B CN2008100928096A CN200810092809A CN101325086B CN 101325086 B CN101325086 B CN 101325086B CN 2008100928096 A CN2008100928096 A CN 2008100928096A CN 200810092809 A CN200810092809 A CN 200810092809A CN 101325086 B CN101325086 B CN 101325086B
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Abstract

一种具有嵌入式多类型存储器的存储器结构，该存储器包括：第一类型的存储器；以及第二类型的存储器，其形成于第一类型的存储器上，其中第一类型的存储器以及第二类型的存储器中的一种为非易失性存储器，且第一类型的存储器以及第二类型的存储器中的另一种为易失性存储器或为非易失性存储器。另外，非易失性存储器可包括每一存储器单元的储存元件，此储存元件包括：底部电极层；储存体材料层，其安置于底部电极层上方，其中储存体材料在不同电操作条件下具有至少两种物理状态；以及顶部电极层，其安置于储存体材料层上方。

Description

具有嵌入式多类型存储器的存储器
技术领域
本发明是关于存储器结构。更特定言之，本发明是关于具有包括易失性存储器与非易失性存储器的多种类型的存储器的存储器结构。
背景技术
我们熟知的是通常可将存储器划分为易失性存储器与非易失性存储器。举例而言，易失性存储器包括RAM，其中当断电时，所储存的信息将消失。其特点在于操作速度相对较快且其耐久性极高。至于非易失性存储器则如闪存(flash memory)，其中当断电后，所储存的信息依旧保留。然而，其操作速度相对于前者较慢且耐久性也低。因为易失性存储器与非易失性存储器之间的存储单单元结构不尽相同，所以通常在不同芯片中需经由不同工艺来单独个别制造易失性存储器与非易失性存储器。每一芯片在线路板(PCB)上占用装置面积。
两种类型的存储器通常用于电子***或电子设备中。易失性存储器在操作期间可储存某些暂时产生的数据，而非易失性存储器则是用来储存***的操作程序，诸如固体。在其它应用中，诸如行动电话或各种行动电子设备等该两种类型的存储器产品被使用的极为普遍。为了加强行动电子设备的运作效能，往往需要非易失性存储器用来储存固体，而易失性存储器则是储存某些暂时产生的数据，两者相互搭配。
在单一应用中若需要在独立芯片中同时置入易失性存储器与非易失性存储器，则将导致较大尺寸PCB的使用，相对的也将使在缩小行动设备的体积上面临更大的困难。为了减小PCB的面积，一般都采用多芯片封装(multi-chip package，MCP)技术。MCP技术乃是将不同功能且可以独自运作的集成电路元件，由封装技巧，整合成一体，而满足更复杂功能需求。举例而言，如图1中所示MCP存储器结构100包括SRAM芯片102以及闪存芯片104，利用MCP技术以堆栈形式包装108。其中I/O插脚106需要在封装工艺中给予新的配置。通常MCP存储器在运作速度上往往会因接线过长而造成信号时间延迟，此外在I/O的衔接端中都需要额外的线路设计。
发明内容
本发明提供一种存储器，其包括：一第一部分电路，是一第一类型的存储器，是一非易失性存储器，该非易失性存储器为导体/储存体/导体的叠层结构所构成的一存储器；以及一第二部分电路，是一第二类型的存储器，包括易失性存储器，或是由导体/储存体/导体的叠层结构所构成的一非易失性存储器，其中所述第一部分电路与所述第二部分电路构成一集成电路，且所述第一部分电路直接制造于所述第二部分电路上。
另外，第一类型存储器包括每一存储器单元的储存元件，此储存元件包括：底部电极层；储存体材料层，以及顶部电极层。其中储存体材料层安置于底部电极层与顶部电极层之间，且该储存体材料在不同电操作条件下具有至少两种物理状态。
本发明还提供一种电子设备，其包含：主电路部；以及存储器部。主电路部用于将二位或多位数据储存于存储器部内。存储器部包含：一第一部分电路，是一第一类型的存储器，是由导体/储存体/导体的叠层结构所构成的一非易失性存储器；以及一第二部分电路，是一第二类型的存储器，包括易失性存储器，或是由导体/储存体/导体的叠层结构所构成的一非易失性存储器，其中所述第一部分电路与所述第二部分电路构成一集成电路，且所述第一部分电路直接制造于所述第二部分电路上。
一般熟此技术者应可理解，前述一般描述与以下实施方式皆为例示性的，提供对所主张的本发明的更深层次的解释。
附图说明
附图被包括而提供对本发明的更深层次的理解，且并入本说明书中并构成本说明书的部分。附图说明本发明的实施例，且与描述一起用以解释本发明的原理，其中：
图1为示意性地说明具有两种不同类型的存储器的已知封装结构的横截面图。
图2为示意性地说明根据本发明的实施例的具有两种不同类型的嵌入式存储器的封装结构的横截面图。
图3为示意性地说明PCRAM的存储器布局的俯视图。
图4为示意性地说明根据本发明的实施例的导体-储存体-导体类型的存储器的结构的横截面图。
图5为示意性地说明根据本发明的实施例的导体-储存体-导体类型的存储器的半导体结构的横截面图。
图6为示意性地说明根据本发明的实施例的导体-储存体-导体类型的存储器的堆栈结构的透视图。
图7为示意性地说明根据本发明的实施例的存储器单元的等效电路的部分图。
图8至图12为示意性地说明根据本发明的实施例的呈电阻类型的储存材料的特性图。
图13为示意性地说明根据本发明的实施例的具有多类型嵌入式存储器的存储器的电路结构的电路。
图14为示意性地说明根据本发明的另一实施例的具有多类型嵌入式存储器的存储器的电路结构的电路。
图15A至图15C为示意性地说明根据本发明的另一实施例的用于形成具有多类型嵌入式存储器积体存储器的制造过程的横截面图。
主要元件符号说明
100：MCP存储器结构
102：SRAM芯片
104：闪存芯片
106：I/O插脚
200：存储器结构
202：第一存储器
204：第二存储器/非易失性存储器
206：I/O插脚
208：IC封装
300：PCRAM布局
302：顶部电极线/顶部电极线层
304：底部电极线/底部电极线层
306：储存体材料层或储存元件/底部电极线层
400：易失性存储器
402：介电层
500：晶片衬底
502：隔离沟渠
504：晶体管
506：层间介电(ILD)层
508：金属间介电(IMD)层
510：介层窗
512：IMD层
512a：电极层
512b：电阻层
512c：电极层
514：电阻型储存元件
516：导电介层窗
518：位线
520：IMD层
522：栅极
602：共同接地
606：储存元件
700：储存元件
702：位线
704：晶体管
706：接地电压
708：字符线
710：参考电压
712：感应放大器
800：DRAM
802：PCRAM
804：IC封装
806：I/O插脚
900：存储器元件
902：导电线
904：导电线
906：电路层
908：开关晶体管
910：字符线
1000：衬底
1002：易失性存储器基部
1004：介电层
1006：导电层/导电线
1008：储存材料层/储存体材料层
1010：顶部电极/电极层
1012：金属间介电层(IMD)
1014：介层窗
1016：导电线
1018：IMD层
ILD：层间介电
IMD：金属间介电
MO：电极端子
具体实施方式
在本发明中，例如，如图2中所示，存储器结构200包括：第一存储器202，其包括诸如DRAM、SRAM、PSRAM或其类似物的易失性存储器或诸如数据闪存的非易失性存储器；以及第二存储器204，其为导体-储存体-导体类型，诸如形成于第一存储器上方的例如是相变化RAM(phasechange RAM，PCRAM)的非易失性存储器。应注意，第二存储器204直接制造于第一存储器202上。此处，第二存储器204为(例如)PCRAM。然而，非易失性存储器可为其它结构，诸如反熔丝存储器(anti-fusememory)。非易失性存储器204的存储器单元包括底部电极层与顶部电极层，以及位于两个电极之间的储存体材料或储存元件。归因于诸如电压或电流的不同操作传导性，储存体材料的特性以不同状态改变，使得状态可用以储存二位或多位数据。在第一存储器202与第二存储器204基于半导体制造过程而非基于封装工艺形成在一起之后，多存储器的整合装置由普通封装工艺来封装来以I/O插脚206形成IC封装208。
图3为示意性地说明PCRAM的存储器布局的俯视图。PCRAM布局300包括(例如)沿一个方向延伸的若干顶部电极线302。(例如)沿并不平行于第一方向的另一方向延伸的若干底部电极线304与顶部电极线302形成交叉。储存体材料层或储存元件306分别安置于位于顶部电极线302与底部电极线304之间的交叉区域处。图4为示意性地说明本发明的结构的横截面图。在图4中，举例而言，非易失性存储器形成于易失性存储器400上方，其可能为(例如)DRAM、SRAM等。易失性存储器400用作用于形成非易失性存储器的结构衬底。为了具有隔离，若必要，则介电层402形成于易失性存储器400上方。接着，底部电极线层304形成于易失性存储器400上方，例如，在介电层402上。储存体材料层306在将形成存储器单元的位置处形成于底部电极线层304上。接着，顶部电极线层302形成于储存体材料层306上方且与底部电极线层304交叉。此处，顶部电极线层302与底部电极线层304自然地隔离。亦应注意，在图3中展示基本结构而未展示存储器的全部电路。然而，额外电路可由一般熟习此项技术者所理解且可基于半导体制造过程而形成。
储存体材料层306为(例如)具有以下物理特性的硫族化物材料：其晶相可由外界所施加的电流后所产生的热，在达到材料结晶温度后，控制其冷却速度可形成结晶相或是非结晶相。前者呈现低电阻电性，后者则具备高电阻特性。根据此不同电阻状态，可储存呈现“0”或“1”的二进制数据。
此外，PCRAM并非唯一选择，储存体材料层306可为用作可单次程序化的存储器的绝缘熔丝或被称为反熔丝。换言之，当绝缘熔丝保持完整时，在底部电极与顶部电极之间不存在电连接，从而产生所储存的数据(亦即，“0”)。然而，当绝缘熔丝烧穿时，则可建立在底部电极与顶部电极之间的电连接，从而产生另一储存数据(亦即，“1”)。PCRAM技术亦可参考美国公开案第2006/0286709号、第2006/0284279号、第2006/0284214号、第2006/0284158号、第2006/0284157号以及第2005/0041467号。
亦应注意，存储器单元在两个电极之间操作，使得存储器单元未必仅为一个位(single level)，对于相变化存储器，其电阻大小的变化可以利用加热的程度的大小来改变，因此有能力达到多位(multiple level)的操作。此外也可利用堆栈方法，在垂直方向堆栈许多存储器单元，不仅可以节省晶片上的可用有效面积同时也提高存储密度。
如同PCRAM，具有导体-储存体-导体类型的类似结构的其它非挥发性存储器亦可被实施，诸如磁阻性随机存取存储器(magnetoresistiverandom access memory，MRAM)或电阻性随机存取存储器(resistiverandom access memory，RRAM)。如可理解的，MRAM单元具有作为存储器单元的铁磁性储存堆栈层，诸如在(亦即)顶部传导线与下部传导线之间的双态触发模式操作中的磁性遂穿接口(magnetic tunneling junction，MTJ)单元。当对顶部传导线与下部传导线施加适当电流时，可产生在所要方向上的磁场。MTJ单元基本上包括插脚层，绝缘层与自由层等三部份，插脚层具有永久磁化方向而自由层具有可变磁化方向。当将所产生的磁场施加至MTJ单元以改变自由层中的磁化方向时，其使得平行或反平行于插脚层的磁化，从而产生可储存二进制信息的不同磁阻准位。因此，MRAM可在一个制造过程中而非由封装工艺来直接制造于另一存储器上方。
另外，RRAM亦为导体-储存体-导体的结构。RRAM单元包括晶体管以及电阻元件。电阻元件具有金属/电阻层/金属(metal/resistancelayer/metal，MRM)的基本结构。基于半导体制造，例如，如图5中所示，晶片衬底500用作具有隔离沟渠502的衬底。晶体管504形成于隔离沟渠502之间。在此实例中，两个存储器单元共享一个共同接地GND。每一晶体管504具有栅极522。栅极522可(例如)耦接至字符线WL。层间介电(inter-layer dielectric，ILD)层506安置于晶体管504上方。包括若干接触点的互连结构形成于层间介电层506中以在接地(GND)与晶体管504的源极/漏极区之间连接；且在电极端子(MO)与晶体管504中的对应一种的源极/漏极区之间连接。视互连结构而定，另一金属间介电(inter-metal dielectric，IMD)层508可还形成于层间介电层506上方。电阻型储存元件512形成于IMD层508上，其中介层窗510耦接至电极端子(MO)，且从而耦接至对应晶体管504的源极/漏极区。电阻型储存元件512例如包括前面描述的电阻层512b，以及在上面与下面的二电极层512a、512c，以构成电阻型储存元件。另一IMD层514形成于储存元件周围。导电介层窗516分别形成于IMD层514中以连接至上部电极。接着，位线518形成于IMD层514上方而电连接至对应介层窗516。接着，后续IMD层520形成于位线518上方。在此处并未描述其它后续结构，但一般熟习此项技术者可理解此结构。
在图6中，因为本发明的存储器机制是基于导体-储存体-导体类型的，因此可垂直地堆栈储存元件606以便节省水平有效面积并增加存储器容量。在此实例中，两个储存元件经堆栈而共享共同接地602(亦见图5)。换言之，预定位置处的储存体材料层形成于顶部电极与底部电极之间。由将操作电压施加至顶部电极与底部电极，可程序化并读取选定的存储器单元。亦应注意，图6中的结构是示意图。实际设计可能在不同高度层次具有更多电极层。
此外，在图7中绘示操作过程中的存储器单元的等效电路。在图7中，储存元件700与晶体管704串联耦接。位线702(B/L)耦接至储存元件700的一个端子，而字符线708连接至晶体管704的栅极。字符线708可开启晶体管704以将储存元件700传导至接地电压706GND，而对位线702施加以电压。视施加的电压而定，可由改变电阻材料的特性而对选定的存储器元件执行读取操作、程序化操作以及擦除操作。感应放大器712(sense amplifier，SA)可根据一个参考电压710感应不同状态电压状态以读取所储存的内容。
若干电阻材料可用于电阻型储存元件。举例而言，可使用SrZr(Ti)O3、PrCaMnO3、聚合物或二维氧化物。在图8中展示SrZr(Ti)O3材料的偏压与电流之间的关系。归因于供体或受体的能阶，载流子在绝缘薄膜中的传导在增加电压与减少电压的过程中具有不同I-V关系，使得储存元件可储存二进制数据。
类似地，在图9中展示材料PrCaMnO3的I-V关系的特性。可产生两个关系曲线以便储存二进制数据。电流机制在低压区(亦即，小于0.1伏特)受热离子发射有限传导的支配。当电压处于相对较高电压(亦即，大于0.5伏)时，则机制受空间-电荷有限电流支配。
在图10中亦展示聚合物的I-V关系，电阻可高达109倍地变化。电流在高压区急剧上升且电流在低压区急剧下降。此现象可用以储存二进制数据。
诸如氧化镍的二维氧化物在不同操作电压下具有不同I-V关系，如图11中所示。由执行反应溅镀工艺以及控制生长环境，此种类的材料薄膜包括共存的氧化镍与镍。电传导理论上基于镍空位(nickel vacancy)。为了获得每一镍空位的电中性状态，两个Ni2+成为两个Ni3+。根据实验结果，若金属Ni的空位的浓度相对较低，则可能不具有稳定的开启状态。在理论解释中，开启状态与接近于费米(Fermi)能量的能阶的金属Ni缺陷有关。在图12(a)中，当关闭状态改变至开启状态时，缺陷可由释放电子的效应而清除。然而，在图12(b)中，当开启状态改变至关闭状态时，缺陷处的空位由电子填充。完全由电子填充的能阶不构成传导效应。结果，在用于储存二进制数据的两个状态下改变了电阻。
在前述四个电阻材料中，在操作过程中可使用DC偏压。然而，亦可使用电压脉冲。由调变脉冲的振幅或周期，电阻值可相应地改变以储存数据。
另外，诸如二极管的引导元件可安置于顶部电极与底部电极之间且串联地电耦接至储存元件以便控制诸如读取及写入的操作的方向。
更关于本发明而揭露一种共享的控制器电路。第一存储器以及第二存储器的存取控制电路的至少一部分(诸如寻址与译码器电路)可组合且因此由此两个存储器共享以更减小本发明的混合式存储器***的占用面积(real estate)。
应注意，非易失性存储器嵌入于另一类型的存储器中，诸如易失性存储器，或易失性存储器嵌入于非易失性存储器中。换言之，在堆栈的存储器中，非易失性存储器可被制造为顶部存储器或底部存储器。前述实例仅为用于描述本发明的特征的各种选项中的一种。结果，至少两种不同类型的存储器被制造为整合芯片，而无需MCP技术。非易失性存储器与易失性存储器不必限于前述实施例。视实际需要而定，所嵌入的存储器类型的数目可大于2。然而，本发明提议具有包括易失性存储器与非易失性存储器的多种类型的存储器的单一芯片。较佳地，非易失性存储器未必基于需要源极/漏极与栅极电极的MOS结构。
基于本发明，电路可针对不同存储器类型以双层来配置。图13为示意性地说明根据本发明的实施例的具有多类型嵌入式存储器的存储器的电路结构的电路。在图13中，举例而言，导体-储存体-导体类型存储器的电路层形成于使用的易失性存储器的电路层906的上方。易失性存储器的电路层906具有自字符线与位线的交叉区形成的单元数组。导体-储存体-导体类型存储器的电路层形成于具有导电线902与904(具有交叉)的电路层906的上方。导电线902与904用作耦接至存储器元件900的顶部电极与底部电极的位线与字符线。此处，位线与字符线仅为用于描述而非特定限制的普通术语。在此电路中，举例而言，操作电压可施加至导电线902、904，其中一者处于操作高压且另一者处于接地电压。
图14为示意性地说明根据本发明的另一实施例的具有多类型嵌入式存储器的存储器的电路结构的电路。在图14中，替代地，开关晶体管908可用于控制。以此方式，晶体管908的栅极可连接至字符线910，又例如一个源极/漏极端子由导电线904连接至接地电压与位线902。导体-储存体-导体类型存储器的电路层形成于使用的易失性存储器的电路层906的上方。当开启开关晶体管时，则接地电压被传递至存储器元件900。换言之，可根据实际设计来配置电路布局。
在以下描述中，作为用以制造存储器装置而在此阶段并未使用封包工艺的实例来提供半导体工艺。
此外，可以半导体工艺来制造本发明的存储器而无需额外封包工艺。工艺成本可降低。图15A至图15C为示意性地说明根据本发明的另一实施例的用于形成具有多类型嵌入式存储器的积体存储器的制造过程的横截面图。
在图15A中，举例而言，在衬底1000的上方形成易失性存储器基部1002，诸如DRAM。易失性存储器基部1002具有在顶部形成的平坦化介电层1004。在图15B中，将介电层1004作为基部，在介电层1004上形成导电层1006。可将导电层1006(例如)图案化成条状导电层。在此实例中，导电层1006亦可用作导体-储存体-导体存储器类型的存储器元件的底部电极。然而，若必要，则亦可形成额外底部电极层。在预定位置处，在导电层1006上形成存储器储存材料层1008。在储存材料层1008上形成顶部电极1010。此处，术语“顶部电极”与“底部电极”是名义上用于描述而非特定限制的术语。另外，(例如)可在同一图案化工艺中图案化储存体材料层1008与电极层1010。然而，图案化工艺为用以形成所要结构的设计选择。
在图15C中，在衬底1000上方形成金属间介电层(IMD)1012以覆盖存储器元件。在金属间介电层1012中形成若干介层窗(via)1014以分别连接至电极层1010，且在IMD层1012上方形成(例如)在垂直于导电线1006的方向上的导电线1016，使导电线1016与对应介层窗1014电连接。导电线1016可(例如)用作位线。接着，在IMD层1012上方形成另一IMD层1018。此处，如一般熟习此项技术者可理解，亦会在不具有特定描述的情况下形成在衬底1000的其它区处互连的控制电路与晶体管。此外，制造过程并非唯一选择。视更详细的结构而定，可在不超出本发明的范畴的情况下相应地修改制造过程。
换言之，本发明提议基于半导体制造过程而非基于封包工艺的具有多类型嵌入式存储器的存储器装置。本发明可减小存储器大小。特定言之，本发明可至少减小行动电子装置的大小。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技术者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视本发明的权利要求范围所界定的为准。

Claims (14)

1.一种存储器，其特征在于，包含：
一第一部分电路，是一第一类型的存储器，是一非易失性存储器，该非易失性存储器为导体/储存体/导体的叠层结构所构成的一存储器；以及
一第二部分电路，是一第二类型的存储器，包括易失性存储器，或是由导体/储存体/导体的叠层结构所构成的一非易失性存储器，
其中所述第一部分电路与所述第二部分电路构成一集成电路，且所述第一部分电路直接制造于所述第二部分电路上。
2.如权利要求1所述的存储器，其特征在于，其中还包括一封装结构，覆盖过该集成电路，以形成单一存储器芯片。
3.如权利要求1所述的存储器，其特征在于，其中所述非易失性存储器包含：
每一存储器单元的储存元件，包含：
一底部电极层；
一储存体材料层，其安置于所述底部电极层上方，其中所述储存体材料层在不同电操作条件下具有至少两种物理状态；以及
一顶部电极层，其安置于所述储存体材料层上方。
4.如权利要求3所述的存储器，其特征在于，其中还包含一引导元件，所述引导元件安置于所述顶部电极层与所述底部电极层之间且串联地电耦接至所述储存体材料层以便在读取及/或写入中控制操作的方向。
5.如权利要求1所述的存储器，其特征在于，其中所述非易失性存储器包括相变随机存取存储器、反熔丝存储器、磁阻性随机存取存储器或电阻性随机存取存储器。
6.如权利要求1所述的存储器，其特征在于，其中所述非易失性存储器包含：
在不同高度层次中的多个电极层；
多个储存体材料层，其安置于所述电极层之间，其中所述储存体材料层在不同电操作条件下具有至少两种物理状态。
7.如权利要求6所述的存储器，其特征在于，其中还包含多个引导元件，所述引导元件安置于所述电极层之间且所述引导元件中的每一个串联地电耦接至所述储存体材料层中的对应一个以便在读取及/或写入中控制操作的方向。
8.一种电子设备，其特征在于，包含：
一主电路部；以及
一存储器部，其由所述主电路部用以将数据储存于所述存储器部内，其中所述存储器部包含：
一第一部分电路，是一第一类型的存储器，是由导体/储存体/导体的叠层结构所构成的一非易失性存储器；以及
一第二部分电路，是一第二类型的存储器，包括易失性存储器，或是由导体/储存体/导体的叠层结构所构成的一非易失性存储器，
其中所述第一部分电路与所述第二部分电路构成一集成电路，且所述第一部分电路直接制造于所述第二部分电路上。
9.如权利要求8所述的电子设备，其特征在于，其中所述存储器部还包括一封装结构，覆盖过该集成电路，以形成单一存储器芯片。
10.如权利要求8所述的电子设备，其特征在于，其中所述非易失性存储器包含：
在每一存储器单元中的一储存元件，包含：
一底部电极层；
一储存体材料层，其安置于所述底部电极层上方，其中所述储存体材料层在不同电操作条件下具有至少两种物理状态；以及
项部电极层，其安置于所述储存体材料层上方。
11.如权利要求10所述的电子设备，其特征在于，其中还包含引导元件，所述引导元件安置于所述顶部电极层与所述底部电极层之间且串联地电耦接至所述储存体材料层以便在读取及/或写入中控制操作的方向。
12.如权利要求8所述的电子设备，其特征在于，其中所述非易失性存储器包括相变随机存取存储器、反熔丝存储器、磁阻性随机存取存储器或电阻性随机存取存储器。
13.如权利要求8所述的电子设备，其特征在于，其中所述非易失性存储器包含：
在不同高度层次中的多个电极层；
多个储存体材料层，其安置于所述电极层之间，其中所述储存体材料层在不同电操作条件下具有至少两种物理状态。
14.如权利要求13所述的电子设备，其特征在于，其中还包含多个引导元件，所述引导元件安置于所述电极层之间且所述引导元件中的每一个串联地电耦接至所述储存体材料层中的对应一个以便在读取及/或写入中控制操作的方向。
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