CN108133936A - 集成电路器件及其制造方法 - Google Patents

集成电路器件及其制造方法 Download PDF

Info

Publication number
CN108133936A
CN108133936A CN201711234913.XA CN201711234913A CN108133936A CN 108133936 A CN108133936 A CN 108133936A CN 201711234913 A CN201711234913 A CN 201711234913A CN 108133936 A CN108133936 A CN 108133936A
Authority
CN
China
Prior art keywords
area
substrate
storage unit
integrated circuit
circuit device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201711234913.XA
Other languages
English (en)
Other versions
CN108133936B (zh
Inventor
金成禹
李宰圭
徐基皙
洪亨善
黄有商
高宽协
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN108133936A publication Critical patent/CN108133936A/zh
Application granted granted Critical
Publication of CN108133936B publication Critical patent/CN108133936B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell
    • G11C14/0036—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell and the nonvolatile element is a magnetic RAM [MRAM] element or ferromagnetic cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell
    • G11C14/0045—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a DRAM cell and the nonvolatile element is a resistive RAM element, i.e. programmable resistors, e.g. formed of phase change or chalcogenide material
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/0081—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a magnetic RAM [MRAM] element or ferromagnetic cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/009—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a resistive RAM element, i.e. programmable resistors, e.g. formed of phase change or chalcogenide material
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

本发明提供一种集成电路(IC)器件和制造该IC器件的方法，其中该IC器件可以包括包含单个芯片的单个基板以及在基板上互相间隔开并且具有不同结构的多个存储单元。制造IC器件可以包括在基板的第一区域中形成多条第一字线以及在基板的第二区域中或者第二区域上形成多条第二字线。多个电容器可以形成在第一字线上。多条源极线可以形成在第二字线上。覆盖所述多个电容器和所述多条源极线的绝缘层可以形成在第一区域和第二区域中。可变电阻结构可以形成在第二区域中的与基板的上表面间隔开第一垂直距离的位置处。

Description

集成电路器件及其制造方法
技术领域
发明构思涉及集成电路(IC)器件和制造该IC器件的方法，更具体地，涉及在单个芯片中包括不同类型的存储器件的IC器件以及制造该集成电路器件的方法。
背景技术
近来，诸如智能电话的电子装置已经快速地变得更普及，并且***级封装(SiP)模块以及利用这些SiP模块的可穿戴装置的开发和扩展已经增加。SiP模块已经通过将与电子器件相互作用来执行各种功能的多个单独的半导体芯片集成为一个封装而获得。因此，不同产品的功能已经利用以三维(3D)方式堆叠半导体芯片的任何现有的三维(3D)封装方法(诸如芯片上芯片(CoC)接合方法、晶片上芯片(CoW)接合方法以及晶片上晶片(WoW)接合方法)而互相补充或者增强。在一些情况下，在融合技术正在各种领域中被使用时，对于智能技术(IT)的融合、智能化和网络化以及装置的小型化的需求已经增加。此外，需要具有根据现有的3D封装方法不能处理的各种功能的半导体芯片的开发。
发明内容
发明构思的一些示例实施方式提供一种集成电路(IC)器件，该IC器件具有配置为在不利用封装技术的情况下，实现构造为执行满足对于智能技术(IT)的融合、智能化和网络化的需求以及对于装置的小型化的需求的各种功能的结构。
发明构思的一些示例实施方式提供一种制造IC器件的方法，该IC器件配置为在不利用封装技术的情况下，实现配置为执行满足对于IT的融合、智能化和网络化的需求以及对于装置的小型化的需求的各种功能的器件。
在一些示例实施方式中，集成电路(IC)器件可以包括配置为包括单个芯片的单独的(individual)基板以及在基板上的多个存储单元。所述多个存储单元可以在基板上彼此间隔开。所述多个存储单元可以具有不同结构。
在一些示例实施方式中，集成电路(IC)器件可以包括在基板的第一区域上的第一存储器件、在基板的第二区域上的第二存储器件以及在第三区域上的界面区域。第一存储器件可以包括包含与第一存储单元类型相关的第一存储单元的第一存储单元阵列区域。第二区域可以与第一区域间隔开。第二存储器件可以包括第二存储单元阵列区域。第二存储单元阵列区域可以包括与第二存储单元类型相关的第二存储单元。第二存储单元类型可以不同于第一存储单元类型。第三区域可以与第一区域和第二区域间隔开。界面区域可以包括配置为将第一存储单元阵列区域与第二存储单元阵列区域电联接的多条导电线。
在一些示例实施方式中，一种制造集成电路(IC)器件的方法可以包括：在基板的第一区域中形成多条第一字线；在基板的与第一区域分开的第二区域中形成多条第二字线；在第一区域中的所述多条第一字线上形成多个电容器；在第二区域中的所述多条第二字线上形成多条源极线；形成覆盖第一区域中的所述多个电容器和第二区域中的所述多条源极线的绝缘层；以及在第二区域中的与基板的上表面间隔开第一垂直距离的位置处形成可变电阻结构。
在一些示例实施方式中，一种集成电路(IC)器件可以包括在基板的第一区域上的第一存储器件以及在基板的第二区域上的第二存储器件。第一存储器件可以包括第一多层布线结构。基板的第二区域可以通过在基板处的隔离层与第一区域隔离。第二存储器件可以包括第二多层布线结构。第一多层布线结构的至少一层可以与第二多层布线结构的至少一层共面。
附图说明
通过结合附图的以下详细说明，发明构思的示例实施方式将被更清楚地理解，在附图中：
图1是根据发明构思的一些示例实施方式的集成电路(IC)器件的示意性平面图；
图2是用于说明根据发明构思的一些示例实施方式的IC器件的第一存储器件的结构的框图；
图3、图4、图5、图6、图7和图8是配置为至少部分地包括根据发明构思的一些示例实施方式的IC器件的存储单元阵列的单位存储单元的等效电路图；
图9是用于说明根据发明构思的一些示例实施方式的IC器件的截面图；
图10是用于说明在根据发明构思的一些示例实施方式的IC器件中包括的可变电阻结构的结构的截面图；
图11是用于说明根据发明构思的一些示例实施方式的IC器件的截面图；
图12是用于说明根据发明构思的一些示例实施方式的IC器件的截面图；
图13是用于说明根据发明构思的一些示例实施方式的IC器件的截面图；以及
图14A、图14B和图14C是用于说明根据发明构思的一些示例实施方式的IC器件的制造方法的截面图。
具体实施方式
在下文，将参考附图更充分地描述发明构思，在附图中示出了发明构思的一些示例实施方式。在附图中相同的附图标记表示相同的元件，因此将省略它们的描述。
图1是根据发明构思的一些示例实施方式的集成电路(IC)器件10的示意性平面图。
IC器件10包括包含单个(“单独的”)芯片的单个基板12以及在基板12上的相互分隔开(spaced)的区域中分别分开地布置(例如，彼此隔离不直接接触)的多个存储单元区域24A、24B、24C和24D。所述多个存储单元区域24A、24B、24C和24D中的至少两个区域可以包括具有不同结构的单位存储单元。
根据一些示例实施方式，所述多个存储单元区域24A、24B、24C和24D中的每个区域可以是动态随机存取存储器(DRAM)的存储单元区域、磁性RAM(MRAM)的存储单元区域、静态RAM(SRAM)的存储单元区域、相变RAM(PRAM)的存储单元区域、电阻RAM(RRAM)的存储单元区域或者铁电RAM(FRAM)的存储单元区域。所述多个存储单元区域24A、24B、24C和24D中的每个区域可以包括DRAM存储单元、MRAM存储单元、SRAM存储单元、PRAM存储单元、RRAM存储单元或者FRAM存储单元。
所述多个存储单元区域24A、24B、24C和24D中的至少两个区域可以是不同种类(“类型”)的存储单元区域。根据一些示例实施方式，所述多个存储单元区域24A、24B、24C和24D中的一个区域可以包括易失性存储器件，所述多个存储单元区域24A、24B、24C和24D中的另一区域可以包括非易失性存储器件。根据一些示例实施方式，所述多个存储单元区域24A、24B、24C和24D中的一个区域可以包括具有晶体管和电容器的单位存储单元，所述多个存储单元区域24A、24B、24C和24D中的另一区域可以包括具有开关和可变电阻的单位存储单元。
例如，所述多个存储单元区域24A、24B、24C和24D中的一个区域可以包括包含多个DRAM存储单元的DRAM器件，所述多个存储单元区域24A、24B、24C和24D中的另一区域可以包括包含多个MRAM存储单元的MRAM器件。
多个***电路区40可以每个被分别布置(例如，可以延伸)在所述多个存储单元区域24A、24B、24C和24D的分离区域附近。所述多个***电路区40可以每个包括互相间隔开的所述多个局部***电路区42A、42B、42C和42D之一以及在所述多个局部***电路区42A、42B、42C和42D与所述多个存储单元区域24A、24B、24C和24D之间的分隔区域。所述多个局部***电路区42A、42B、42C和42D可以是芯区或者***电路区(在下文，仅被称为***电路区)，在该***电路区中布置与驱动所述多个存储单元区域24A、24B、24C和24D相关的***电路，例如用于控制信息到所述多个存储单元区域24A、24B、24C和24D的输入/信息从所述多个存储单元区域24A、24B、24C和24D输出的各种电路。
存储单元区域24A和局部***电路区42A可以至少部分地包括第一存储器件ME1，存储单元区域24B和局部***电路区42B可以至少部分地包括第二存储器件ME2，存储单元区域24C和局部***电路区42C可以至少部分地包括第三存储器件ME3，存储单元区域24D和局部***电路区42D可以至少部分地包括第四存储器件ME4。第一至第四存储器件ME1、ME2、ME3和ME4中的至少两个器件可以是包括不同类型的存储单元的不同种类(“类型”)的存储器件。例如，第一至第四存储器件ME1、ME2、ME3和ME4中的每个器件可以是从DRAM器件、MRAM器件、SRAM器件、PRAM器件、RRAM器件和FRAM器件中选择的一种器件，第一至第四存储器件ME1、ME2、ME3和ME4中的至少两个器件可以包括从DRAM器件、MRAM器件、SRAM器件、PRAM器件、RRAM器件和FRAM器件中选择的不同器件。
包括能使第一至第四存储器件ME1、ME2、ME3和ME4电连接到彼此的多条导电线32的界面区域30可以设置在第一至第四存储器件ME1、ME2、ME3和ME4之间。在界面区域30中，所述多条导电线32可以配置为使得能实现所述多个存储单元区域24A、24B、24C和24D之间的电连接和/或所述多个局部***电路区42A、42B、42C和42D之间的电连接。
虽然在图1中IC器件10包括第一至第四存储器件ME1、ME2、ME3和ME4并且界面区域30位于第一至第四存储器件ME1、ME2、ME3和ME4之间，但发明构思不限于此。例如，IC器件10可以包括至少两个存储器件，包括在IC器件10中的存储器件的数目(“数量”)没有特别地限制。虽然在图1中设置在第一至第四存储器件ME1、ME2、ME3和ME4之间的界面区域30是单个区域，但发明构思不限于此。例如，多个分离的界面区域布置在基板12上，所述多个界面区域的每个可以包括至少一条导电线32，所述多个界面区域可以被适当地分布在第一至第四存储器件ME1、ME2、ME3和ME4之间的预定位置处。
虽然在图1中所述多个局部***电路区42A、42B、42C和42D每个布置在基板12上的所述多个存储单元区域24A、24B、24C和24D的分隔区域处，并且所述多个局部***电路区42A、42B、42C和42D在所述多个***电路区40内彼此间隔开，但发明构思不限于此。例如，包括在第一至第四存储器件ME1、ME2、ME3和ME4中的至少两个中的局部***电路可以共同存在于从所述多个***电路区40中选择的单独的局部区域内。
根据一些示例实施方式，第一至第四存储器件ME1、ME2、ME3和ME4中的至少一个器件可以是DRAM器件。
图2是图1的第一存储器件ME1的结构的框图。图2示出其中第一存储器件ME1是DRAM器件的示例。
参考图2，第一存储器件ME1可以包括存储单元区域24A和局部***电路区42A。存储单元区域24A可以包括存储单元阵列26。局部***电路区42A可以包括行解码器52、读出放大器54、列解码器56、自刷新控制电路58、命令解码器60、模式寄存器设置/扩展模式寄存器设置(MRS/EMRS)电路62、地址缓冲器64和数据输入/输出电路66。
存储单元阵列26可以包括配置为存储数据的多个存储单元。存储单元可以布置在行方向和列方向上(例如，在二维单元阵列中)。所述多个存储器单元中的每个单元可以包括单元电容器和存取晶体管(access transistor)。存取晶体管的栅极可以连接到在行方向上布置的所述多条字线当中的对应于栅极的字线，其源极和漏极之一可以连接到布置在列方向上的位线或者互补位线BL，另一个可以连接到单元电容器。
读出放大器54可以读出和放大存储单元的数据并且可以在存储单元中存储数据。读出放大器54可以实现为连接在存储单元阵列26中包括的位线和互补位线之间的交叉耦合放大器。
经由数据输入/输出电路66输入的数据DQ可以基于地址信号ADD被写入到存储单元阵列26，基于地址信号ADD从存储单元阵列26读取的数据DQ可以经由数据输入/输出电路66输出到外部。为了指定数据被写入的存储单元或者从其读取数据的存储单元，地址信号ADD可以被输入到地址缓冲器64。地址缓冲器64可以暂时地存储从外部源输入的地址信号ADD。
行解码器52可以从地址缓冲器64输出的地址信号ADD解码行地址，以便指定连接到数据被写入的存储单元的字线或者连接到从其读取数据的存储单元的字线。换言之，在数据写入或者读取模式中，行解码器52可以通过解码从地址缓冲器64输出的行地址而启用字线。在自刷新模式中，行解码器52可以通过解码从地址计数器产生的行地址而启用字线。
列解码器56可以从地址缓冲器64输出的地址信号ADD解码列地址，以便指定连接到数据被写入的存储单元的位线或者连接到从其读取数据的存储单元的位线。
存储单元阵列26可以从由行地址和列地址指定的存储单元输出数据，或者可以写入数据到存储单元。
命令解码器60可以从外部源接收命令信号CMD并且可以解码接收到的命令信号CMD以产生被解码的命令信号，例如，自刷新进入命令和自刷新退出命令。
MRS/EMRS电路62可以响应于用于指定第一存储器件ME1的操作模式的MRS/EMRS命令和地址信号ADD而设置所有的内部电阻器。
虽然在图2中未示出，但是第一存储器件ME1可以还包括例如配置为产生时钟信号的时钟电路和配置为从外部源接收电源电压并产生或者供给内部电压的电源电路。
自刷新控制电路58可以响应于由命令解码器60输出的命令而控制第一存储器件ME1的自刷新操作。
命令解码器60可以包括地址计数器、计时器和芯电压发生器。地址计数器可以响应于由命令解码器60输出的自刷新进入命令而产生作为自刷新的目标的行地址，并且可以应用该行地址到行解码器52。地址计数器可以响应于由命令解码器60输出的自刷新退出命令而停止计数操作。
图3是配置为至少部分地包括图2的存储单元阵列26的单位存储单元MC1的等效电路图。
参考图3，单位存储单元MC1包括单个晶体管TR和单个电容器CP。根据有或没有电荷存储在电容器CP中，两个状态可以彼此区分，并且电容器CP可以被配置为用作存储元件。晶体管TR的栅极连接到字线WL，晶体管TR的漏极连接到电容器CP的一个端子，晶体管TR的源极连接到位线BL。电容器CP的另一端子连接到板线PL。
返回参考图1，根据一些示例实施方式，第一至第四存储器件ME1、ME2、ME3和ME4的至少之一可以是MRAM器件。
图4是单位存储单元MC2的等效电路图，当第二存储器件ME2是MRAM器件时，该单位存储单元MC2配置为至少部分地包括包含在第二存储器件ME2的存储单元区域24B中的存储单元阵列。
参考图4，单位存储单元MC2可以包括源极线SL、开关SW、字线WL、可变电阻Rv和位线BL。开关SW可以包括晶体管。当电压被施加到字线WL并因此开关SW被导通时，电流可以从源极线SL经由可变电阻Rv被提供到位线BL。取决于可变电阻Rv的电阻值，供给到位线BL的电流量可以改变。
返回参考图1，根据一些示例实施方式，第一至第四存储器件ME1、ME2、ME3和ME4中的一个可以是RRAM器件。
图5是RRAM器件的存储单元阵列的单位存储单元MC3的等效电路图，该单位存储单元MC3至少部分地包括第一至第四存储器件ME1、ME2、ME3和ME4中的至少一个器件。
参考图5，单位存储单元MC3可以包括字线WL、开关SW、可变电阻Rv和位线BL。开关SW可以包括二极管。可变电阻Rv可以用作存储元件。
图6是FRAM器件的存储单元阵列的单位存储单元MC4的等效电路图，该单位存储单元MC4配置为至少部分地包括第一至第四存储器件ME1、ME2、ME3和ME4中的至少一个器件。
参考图6，单位存储单元MC4可以具有与图3的DRAM器件的单位存储单元MC1相似的结构。然而，与单位存储单元MC1相比，单位存储单元MC4可以包括由配置为即使当电力中断时也保持电介质极化特性的铁电材料形成的存储元件ME。
图7是SRAM器件的存储单元阵列的单位存储单元MC5的等效电路图，该单位存储单元MC5配置为至少部分地包括第一至第四存储器件ME1、ME2、ME3和ME4中的至少一个器件。
参考图7，单位存储单元MC5可以包括并联连接在电源节点Vcc和接地节点Vss之间的一对反相器，即，第一反相器INV1和第二反相器INV2，以及分别连接到第一和第二反相器INV1和INV2的输出节点的第一传输晶体管PS1和第二传输晶体管PS2。第一传输晶体管PS1和第二传输晶体管PS2可以分别连接到位线BL和互补位线/BL。第一传输晶体管PS1的栅极和第二传输晶体管PS2的栅极可以连接到字线WL。
第一反相器INV1可以包括串联连接到彼此的第一上拉晶体管PU1和第一下拉晶体管PD1，第二反相器INV2包括串联连接到彼此的第二上拉晶体管PU2和第二下拉晶体管PD2。第一上拉晶体管PU1和第二上拉晶体管PU2可以包括PMOS晶体管，第一下拉晶体管PD1和第二下拉晶体管PD2可以包括NMOS晶体管。为了使第一反相器INV1和第二反相器INV2至少部分地包括单个闩锁电路，第一反相器INV1的输入节点可以连接到第二反相器INV2的输出节点，第二反相器INV2的输入节点可以连接到第一反相器INV1的输出节点。
图8是配置为构成第一至第四存储器件ME1、ME2、ME3和ME4中的至少一个的非易失性存储器件的存储单元阵列的单位存储单元MC6的等效电路图。
参考图8，单位存储单元MC6包括存储晶体管MTR。存储晶体管MTR可以是浮置陷阱型(诸如，SONOS)晶体管或者浮置栅型(诸如，快闪存储器)晶体管。存储晶体管MTR的控制栅极连接到字线WL，存储晶体管MTR的源极被接地，存储晶体管MTR的漏极连接到位线BL。
单位存储单元的结构至少部分地包括图1的第一至第四存储器件ME1、ME2、ME3和ME4，而不限于仅图3-8的等效电路结构，并且可以包括具有不脱离发明构思的技术精神和范围的多种等效电路结构中的任何一种的存储器件。
例如，第一至第四存储器件ME1、ME2、ME3和ME4中的一个器件可以是具有图3的单位存储单元MC1的等效电路结构的DRAM器件，第一至第四存储器件ME1、ME2、ME3和ME4中的另一器件可以是具有图4的单位存储单元MC2的等效电路结构的MRAM器件。
图9是用于说明根据发明构思的一些示例实施方式的IC器件100的截面图。在图9中，相同的附图标记和符号表示相同的构件。
参考图9，IC器件100的基板12包括彼此间隔开的第一区域I和第二区域II。IC器件100包括设置在基板12的第一区域I上的第一存储器件ME1以及设置在基板12的第二区域II上的第二存储器件ME2。第一存储器件ME1可以是DRAM器件，第二存储器件ME2可以是MRAM器件。因此，DRAM器件的存储单元区域24A可以设置在基板12的第一区域I上，MRAM器件的存储单元区域24B可以设置在基板12的第二区域II上。然而，发明构思的实施方式不限于图9的示例。例如，第一区域I和第二区域II可以是从图1的所述多个存储单元区域24A、24B、24C和24D中选择的不同的两个区域。
根据一些示例实施方式，基板12可以包括诸如Si或Ge的半导体或者诸如SiGe、SiC、GaAs、InAs或InP的化合物半导体。基板12可以包括导电区域，例如，杂质掺杂阱或者杂质掺杂结构。
基板12包括彼此间隔开的多个第一有源区AC1和多个第二有源区AC2并且隔离层112夹置在其间。虽然所述多个第二有源区AC2中的仅一个在图9中被示出用于简单的说明，但在X方向上布置为彼此平行的多个第二有源区AC2可以由第二区域II中的隔离层112限定。
DRAM器件的存储单元区域形成在第一区域I中的所述多个第一有源区AC1上，MRAM器件的存储单元区域形成在第二区域II中的所述多个第二有源区AC2上。在第一区域I中，所述多个第一有源区AC1的每个可以具有岛形状的平面结构，该岛形状具有与X方向和Y方向交叉的长轴以及垂直于该长轴的短轴。
第一存储器件ME1可以包括在第一区域I内掩埋在基板12中的多个第一晶体管TR1。为此，多个第一栅电介质层120、多条第一字线122以及多个第一掩埋绝缘层124可以顺序地形成在形成于基板12的第一区域I中的多个第一字线沟槽118内。所述多条第一字线122可以用作所述多个第一晶体管TR1的第一栅电极。所述多个第一晶体管TR1包括从所述多条第一字线122的每条的两侧延伸到基板12的上表面的多个第一源极/漏极区132。所述多个第一源极/漏极区132的每个可以是杂质掺杂区域。
第二存储器件ME2可以包括在第二区域II内掩埋在基板12中的多个第二晶体管TR2。为此，多个第二栅电介质层121、多条第二字线123以及多个第二掩埋绝缘层125可以顺序地形成在形成于基板12的第二区域II中的多个第二字线沟槽119内。掩埋在基板12中的所述多条第二字线123可以用作所述多个第二晶体管TR2的第二栅电极。所述多个第二晶体管TR2包括从所述多条第二字线123的每条的两侧延伸到基板12的上表面的多个第二源极/漏极区133。所述多个第二源极/漏极区133的每个可以是杂质掺杂区域。根据一些示例实施方式，所述多个第二源极/漏极区133中的杂质掺杂浓度可以等于形成在第一区域I中的所述多个第一源极/漏极区132中的杂质掺杂浓度。根据一些示例实施方式，所述多个第二源极/漏极区133中的杂质掺杂浓度可以大于形成在第一区域I中的所述多个第一源极/漏极区132中的杂质掺杂浓度。
所述多个第一和第二栅电介质层120和121可以是从以下选择的至少之一：硅氧化物层、硅氮化物层、硅氮氧化物层、氧化物/氮化物/氧化物(ONO)、和具有比硅氧化物层的介电常数大的介电常数的高k电介质膜。所述多条第一和第二字线122和123可以至少部分地包括从Ti、TiN、Ta、TaN、W、WN、TiSiN和WSiN中选择的至少一种材料。所述多个第一和第二掩埋绝缘层124和125可以每个是硅氧化物层、硅氮化物层、硅氮氧化物层或者其组合。
在第一区域I中，经由直接接触DC连接到基板12的第一有源区AC1的位线140可以形成在基板12上。位线140可以通过在位线140与基板12之间插置围绕直接接触DC的缓冲绝缘层138而与基板12隔开。直接接触DC可以至少部分地包括多晶硅、金属、导电金属氮化物或者其组合。位线140可以包括从杂质掺杂半导体、金属、导电金属氮化物和金属硅化物中选择的至少一种。例如，位线140可以至少部分地包括掺杂多晶硅、TiN、TiSiN、W、钨硅化物或者其组合。缓冲绝缘层138可以是氧化物层、氮化物层或者其组合。
多个掩埋接触BC可以形成在覆盖位线140的第一绝缘层142上。所述多个掩埋接触BC可以在图9的截面之外的截面中连接到基板12的第一有源区AC1。所述多个掩埋接触BC可以通过第二绝缘层144彼此绝缘。所述多个掩埋接触BC可以至少部分地包括杂质掺杂半导体、金属、导电金属氮化物或者其组合。第一和第二栅绝缘层142和144可以每个是氧化物层、氮化物层或者其组合。
在第二区域II中，金属硅化物层135可以形成在所述多个第二源极/漏极区133的每个的上表面上。金属硅化物层135可以减小第二源极/漏极区133与连接到第二源极/漏极区133的上导电层(例如，源极线接触插塞SC或者掩埋接触插塞BCP)的接触电阻。根据一些示例实施方式，可以不形成金属硅化物层135。
在第二区域II中，多个源极线接触插塞SC形成在第二源极/漏极区133中的一些上。所述多个源极线接触插塞SC可以通过缓冲绝缘层138彼此绝缘。
在第二区域II中，多条源极线141可以形成在缓冲绝缘层138上。所述多条源极线141的每条可以经由源极线接触插塞SC连接到形成在一对第二字线123之间的第二源极/漏极区133。虽然在图9中所述多条源极线141形成在基板12上，但是发明构思不限于此。根据一些示例实施方式，代替形成在基板12上的所述多条源极线141，IC器件100的第二存储器件ME2可以包括掩埋在基板12中的多条源极线。例如，IC器件100的第二存储器件ME2可以包括位于高于一对第二字线123并且低于基板12的上表面的水平处的多条源极线。例如，所述多条源极线141可以每个平行于所述多条第二字线123延伸。作为另一示例，所述多条源极线141可以每个在与所述多条第二字线123的每条延伸的方向交叉的方向上延伸。
第一绝缘层142和第二绝缘层144可以顺序地形成在所述多条源极线141上。所述多条源极线141可以通过第一绝缘层142彼此绝缘。
在第一区域I中，连接到所述多个掩埋接触BC的多个电容器150形成在第二绝缘层144上。所述多个电容器150的每个包括下电极152、上电极154以及插置在下电极152和上电极154之间的电介质层156。所述多个电容器150的每个的下电极152可以被绝缘支撑物158支撑。
下电极152可以至少部分地包括金属、导电金属氮化物或者其组合。例如，下电极152可以至少部分地包括TiN、Ru、TaN、WN、Pt、Ir或者其组合。电介质层156可以是具有比硅氧化物层大的介电常数的金属氧化物层。例如，电介质层156可以至少部分地包括钽氧化物(Ta2O5)、铝氧化物(Al2O3)、钛氧化物(TiO2)或者其组合，但不限于此。绝缘支撑物158可以至少部分地包括SiO2、Si3N4、SiCN、SiOC、SiON、SiOCN或者其组合。上电极154可以至少部分地包括金属或者非金属导电材料。根据一些示例实施方式，上电极154可以至少部分地包括SiGe、W、Ti、Ru、导电金属氮化物、金属硅化物或者其组合。上电极154可以是由第一导电层154A和第二导电层154B形成的双层。然而，发明构思不限于此。上电极154可以是单层或者相应于至少两个导电层的叠层的多层。
在第一区域I中，所述多个电容器150可以用第三绝缘层188覆盖。多层布线结构190形成在第三绝缘层188上。该多层布线结构190包括在不同水平处平行于基板12的主表面延伸方向延伸的多条导电线MLA1、MLA2和MLA3以及用于将不同水平处的所述多条导电线MLA1、MLA2和MLA3彼此连接的多个通路接触VA1和VA2。所述多个通路接触VA1和VA2可以包括通路接触VA1和通路接触VA2，通路接触VA1将所述多条导电线MLA1、MLA2和MLA3当中位于最靠近基板12的布线层水平的导电线MLA1连接到所述多条导电线MLA1、MLA2和MLA3当中在第二靠近基板12的布线层水平的导电线MLA2，通路接触VA2将所述多条导电线MLA1、MLA2和MLA3当中在第二靠近基板12的布线层水平的导电线MLA2连接到在第三靠近基板12的布线层水平的导电线MLA3。该多层布线结构190可以通过第四绝缘层196而与其他相邻线绝缘。第三和第四绝缘层188和196可以每个是氧化物层、氮化物层或者其组合。穿过第三绝缘层188的多个接触插塞192形成在所述多个电容器150与该多层布线结构190之间。
包括在该多层布线结构190中的所述多条导电线MLA1、MLA2和MLA3以及所述多个通路接触VA1和VA2的每个可以包括金属、导电金属氮化物、金属-半导体化合物和掺杂半导体中的至少一种材料。根据一些示例实施方式，所述多条导电线MLA1、MLA2和MLA3以及所述多个通路接触VA1和VA2可以包括由Ta、Ti、TaN、TiN或者其组合形成的阻挡层以及形成在阻挡层上的例如W、Al或者Cu层的金属层。根据一些示例实施方式，所述多条导电线MLA1、MLA2和MLA3可以至少部分地包括与用于形成所述多个通路接触VA1和VA2的材料相同的材料。根据一些示例实施方式，所述多条导电线MLA1、MLA2和MLA3中的至少一些可以包括与所述多个通路接触VA1和VA2不同的材料。
在第一区域I中，接触焊盘198连接到该多层布线结构190中包括的最上面的线。虽然在图9中示出单个接触焊盘198，但发明构思不限于此。例如，形成在第一区域I中的第一存储器件ME1可以包括多个接触焊盘198。根据一些示例实施方式，所述多个接触焊盘198可以至少部分地包括Al。
在第二区域II中，穿过缓冲绝缘层138以及第一至第三绝缘层142、144和188的多个掩埋接触插塞BCP形成在基板12上。所述多个掩埋接触插塞BCP可以经由金属硅化物层135分别连接到从所述多个第二源极/漏极区133中选择的第二源极/漏极区133。所述多个掩埋接触插塞BCP可以至少部分地包括金属、导电金属氮化物、金属半导体化合物和掺杂多晶硅中的至少一种。
在第二区域II中，连接到所述多个掩埋接触插塞BCP的多个可变电阻结构160形成在第三绝缘层188上。所述多个可变电阻结构160可以通过在其间插置第五绝缘层170而彼此绝缘。第五绝缘层170可以是氧化物层、氮化物层或者其组合。所述多个可变电阻结构160可以经由所述多个掩埋接触插塞BCP连接到所述多个第二源极/漏极区133。
图10是用于说明在图9的IC器件100内形成在基板12的第二区域II中的每个可变电阻结构160的结构的截面图。
参考图10，可变电阻结构160可以包括下电极164、上电极165以及顺序地堆叠在下电极164和上电极165之间的第一磁化层166、隧道势垒层167和第二磁化层168。根据一些示例实施方式，第一磁化层166和第二磁化层168中的一层可以包括固定层，另一层可以包括自由层。根据一些示例实施方式，第一磁化层166或者第二磁化层168可以包括至少一个固定层和至少一个自由层。固定层具有在垂直于包括固定层的膜的表面的方向上的易磁化轴，并且固定层的磁化方向是固定的。自由层具有在垂直于包括自由层的膜的表面的方向上的易磁化轴，并且自由层的磁化方向根据条件改变。虽然在图10中示出单个隧道势垒层167，但多个隧道势垒层可以被包括在下电极164和上电极165之间。
可变电阻结构160的磁隧道结的电阻值可以根据第一磁化层166和第二磁化层168的每个层的磁化方向而改变。例如，基于第一和第二磁化层166和168的磁化方向反平行，可变电阻结构160可以具有相对高的电阻值并且可以存储数据‘1’。基于第一和第二磁化层166和168的磁化方向平行，可变电阻结构160可以具有相对低的电阻值并且可以存储数据‘0’。基于利用这些电阻值之间的差异，形成在第二区域II中的第二存储器件ME2可以向其写入数据/从其读取数据。
根据一些示例实施方式，可变电阻结构160可以用于实现垂直磁化型的磁隧道结(MTJ)器件。根据一些示例实施方式，可变电阻结构160中的自由层的磁化方向可以根据自旋转移矩(STT)而改变。根据一些示例实施方式，可变电阻结构160可以包括水平MTJ结构，其中电流移动方向和易磁化轴基本上彼此垂直。
可变电阻结构160的下电极164和上电极165可以包括具有相对低的反应性的导电材料。根据一些示例实施方式，下电极164和上电极165可以包括导电金属氮化物。例如，下电极164和上电极165的每个可以具有由Ti、Ta、Ru、TiN、TaN和W中的至少一种形成的单层结构或者包含多种材料的多层结构。隧道势垒层167可以具有小于自旋扩散距离的厚度。隧道势垒层167可以包括非磁性材料。根据一些示例实施方式，隧道势垒层167可以至少部分地包括从Mg、Ti、Al、MgZn和MgB中选择的材料的氧化物。根据一些示例实施方式，隧道势垒层167可以至少部分地包括Ti氮化物或者钒(V)氮化物。在可变电阻结构160中，第一磁化层166和第二磁化层168中的至少一层可以包括Fe、Co、Ni、Pd和Pt中的至少一种。根据一些示例实施方式，第一磁化层166和第二磁化层168中的至少一层可以还包括B、C、Cu、Ag、Au、Ru、Ta和Cr中的至少一种。根据一些示例实施方式，第一磁化层166和第二磁化层168中的至少一层可以包括垂直磁各向异性(PMA)材料。根据一些示例实施方式，第一磁化层166和第二磁化层168中的至少一层可以具有合成反铁磁体(SAF)结构。例如，SAF结构可以具有CoFeB/Ta/(Co/Pt)m/Ru/(Co/Pd)n的多层结构(其中m和n是自然数)。然而，发明构思不限于此。
在第二区域II中，多层布线结构191形成在所述多个可变电阻结构160上。该多层布线结构191可以包括多个接触插塞193、位线195、导电线MLB和通路接触VB。所述多个接触插塞193可以将所述多个可变电阻结构160连接到位线195。通路接触VB可以将位线195连接到导电线MLB。该多层布线结构191可以通过第六绝缘层197与其他相邻线绝缘。
设置在第二区域II中的位线195可以形成在与设置在第一区域I中的该多层布线结构190的所述多条导电线MLA1、MLA2和MLA3当中的设置在第二靠近基板12的布线层水平的导电线MLA2相同的水平上。位线195可以在与所述多条字线123的延伸方向交叉的方向上延伸并且可以经由所述多个接触插塞193电连接到所述多个可变电阻结构160。位线195可以经由接触插塞193、可变电阻结构160和掩埋接触插塞BCP连接到第二源极/漏极区133。
根据一些示例实施方式，包括位线195的该多层布线结构191可以包括金属、导电金属氮化物、金属半导体化合物和掺杂半导体中的至少之一。例如，包括位线195的该多层布线结构191可以包括由Ta、Ti、TaN、TiN或者其组合形成的阻挡层以及形成在阻挡层上的例如W、Al或者Cu层的金属层。
在位线195和掩埋接触插塞BCP之间的所述多个可变电阻结构160可以根据它们的电阻状态而存储数据。
在第二区域II中，接触焊盘199连接到该多层布线结构191中包括的最上面的线。虽然在图9中示出单个接触焊盘199，但发明构思不限于此。例如，形成在第二区域II中的第二存储器件ME2可以包括多个接触焊盘199。所述多个接触焊盘199可以至少部分地包括Al，但是发明构思不限于此。
设置在第二区域II中的所述多个可变电阻结构160可以形成在与设置在第一区域I中的该多层布线结构190中包括的处于不同水平的所述多条导电线MLA1、MLA2和MLA3当中的最靠近基板12的布线层水平的导电线MLA1相同的水平上(例如，可以与其共面)。
形成在第一区域I中的所述多个电容器150可以设置在与基板12的上表面间隔开第一垂直距离VD1的位置处。形成在第二区域II中的所述多个可变电阻结构160可以设置在与基板12的上表面间隔开大于第一垂直距离VD1的第二垂直距离VD2的位置处。这里使用的术语“垂直距离”表示在垂直于基板的主表面的方向(例如，图9中的Z方向)上的最短距离。
形成在第一区域I中的所述多个电容器150可以具有与基板12的上表面间隔开第三垂直距离VD3的最上表面。电容器150的最上表面可以是上电极154的最上表面。在第二区域II中，基板12与所述多个可变电阻结构160之间的第二垂直距离VD2可以大于第三垂直距离VD3。
在图9的IC器件100中，设置在第二区域II中的所述多个可变电阻结构160设置在与第一区域I中设置的多层布线结构190的所述多条导电线MLA1、MLA2和MLA3当中的设置在最靠近基板12的布线层水平的导电线MLA1相同的水平上(例如，可以与其共面)。然而，发明构思不限于此，所述多个可变电阻结构160可以在第二区域II中设置在基板12上的不同水平上。如这里所提及的，彼此共面的元件可以具有彼此共面的各自的表面以及彼此不共面的分开的表面。例如，如图9中所示，可变电阻结构160与导电线MLA1共面，可变电阻结构160的底表面160a与导电线MLA1的底表面902a共面并且可变电阻结构160的上表面160b不与导电线MLA1的上表面902b共面。
在一些示例实施方式中，该多层布线结构190中的至少一层可以与该多层布线结构191中的至少一层共面。例如，如至少图9中所示，该多层布线结构190的导电线MLA2与多层布线结构191的位线195共面，并且多层布线结构190的导电线MLA3与多层布线结构191的导电线MLB共面。在一些示例实施方式中，作为共同操作的一部分，这样的共面层可以同时形成。
图11是用于说明根据发明构思的一些示例实施方式的IC器件200的截面图。图11中与图9相同的附图标记表示相同的元件，并因此将省略其详细描述。
图11的IC器件200具有与图9的IC器件100的结构大部分相同的结构。然而，第二区域II中的多层布线结构291包括平行于基板12的主表面延伸方向在不同水平处延伸的多条导电线MLB1、MLB2和MLB3以及用于将处于不同水平处的所述多条导电线MLB1、MLB2和MLB3连接到彼此的多个通路接触VB1_BE、VB1_TE和VB2。所述多条导电线MLB1、MLB2和MLB3当中的形成在第二靠近基板12的布线层水平的导电线MLB2可以作为位线195起作用。
在第二区域II中，所述多个可变电阻结构160可以设置在所述多条导电线MLB1、MLB2和MLB3当中的形成在最靠近基板12的布线层水平的导电线MLB1与所述多条导电线MLB1、MLB2和MLB3当中的形成在第二靠近基板12的布线层水平的导电线MLB2之间。通路接触VB1_BE连接在形成在最靠近基板12的布线层水平的导电线MLB1与所述多个可变电阻结构160之间，并且通路接触VB1_TE连接在所述多个可变电阻结构160与形成在第二靠近基板12的布线层水平的导电线MLB2之间。根据一些示例实施方式，通路接触VB1_BE可以作为可变电阻结构160的下电极起作用，通路接触VB1_TE可以作为可变电阻结构160的上电极起作用。
设置在第一区域I中的多层布线结构190的导电线MLA1(其设置在最靠近基板12的布线层水平)可以形成在与设置在第二区域II中的多层布线结构190的导电线MLB1(其设置在最靠近基板12的布线层水平)相同的水平。设置在第一区域I中的多层布线结构190的导电线MLA2(其设置在第二靠近基板12的布线层水平)可以形成在与设置在第二区域II中的多层布线结构190的导电线MLB2(其设置在第二靠近基板12的布线层水平)相同的水平(例如，可以与其共面)。设置在第一区域I中的多层布线结构190的导电线MLA3(其设置在第三靠近基板12的布线层水平)可以形成在与设置在第二区域II中的多层布线结构190的导电线MLB3(其设置在第三靠近基板12的布线层水平)相同的水平。用于形成多层布线结构291的材料的描述与参考图9描述的多层布线结构191的材料的描述基本上相同。
形成在第二区域II中的所述多个可变电阻结构160可以设置在与基板12间隔开大于第一垂直距离VD1和第三垂直距离VD3的第四垂直距离VD4的位置处。
图12是用于说明根据发明构思的一些示例实施方式的IC器件300的截面图。图12中与图9-11中相同的参考符号和数字表示相同的元件，因此这里将省略它们的描述。
图12的IC器件300具有与图9的IC器件100大部分相同的结构。然而，第二区域II中的多层布线结构391包括平行于基板12的主表面延伸方向在不同水平处延伸的多条导电线MLB1、MLB2和MLB3以及用于将处于不同水平处的所述多条导电线MLB1、MLB2和MLB3连接到彼此的多个通路接触VB1和VB2。所述多条导电线MLB1、MLB2和MLB3当中的设置在最靠近基板12的布线层水平的导电线MLB1可以作为位线195起作用。多层布线结构391可以用层间绝缘层370覆盖。
设置在第一区域I中的多层布线结构190的导电线MLA1(其设置在最靠近基板12的布线层水平)与设置在第二区域II中的多层布线结构391的导电线MLB1(其设置在最靠近基板12的布线层水平)，即，位线195，可以形成在相同的水平。用于形成多层布线结构391的材料的描述与参考图9描述的多层布线结构191的材料的描述基本上相同。
在第二区域II中，所述多个可变电阻结构160可以设置在所述多个掩埋接触插塞BCP与该多层布线结构391之间。位线195可以经由多个接触插塞362电连接到所述多个可变电阻结构160。所述多个可变电阻结构160可以设置在低于设置在第一区域I中的该多层布线结构190的导电线MLA1(其设置在最靠近基板12的布线层水平，即，设置在最靠近基板12的垂直距离的水平)的水平。
形成在第一区域I中的所述多个电容器150可以具有与基板12的上表面间隔开第三垂直距离VD3的最上表面，形成在第二区域II中的所述多个可变电阻结构160可以设置在与基板12间隔开第五垂直距离VD5的位置处，第五垂直距离VD5等于或者大于第三垂直距离VD3。然而，发明构思的实施方式不限于图12的示例。根据一些示例实施方式，可变电阻结构160可以设置在与基板12间隔开小于第三垂直距离VD3的垂直距离的位置处。例如，可变电阻结构160可以设置在比第一区域I中的位线140的水平高并且比电容器150的最上表面的水平低的水平处。
图13是用于说明根据发明构思的一些示例实施方式的IC器件400的截面图。图13中与图9-12中相同的参考符号和数字表示相同的元件，因此这里将省略它们的描述。
图13的IC器件400具有与图9的IC器件100的结构大部分相同的结构。然而，与图9的包括掩埋在基板12中的所述多个第二晶体管TR2的IC器件100不同，形成在第二区域II中的第二存储器件ME2包括形成在基板12上的多个平面晶体管410。
更详细地，包括在第二存储器件ME2中的平面晶体管410包括栅绝缘层412、第二字线414、源极区416和漏极区418。第二字线414可以用绝缘盖层420和绝缘间隔物422覆盖。
根据一些示例实施方式，形成在第二区域II中的所述多个平面晶体管410的第二字线414可以包括与形成在第一区域I中的位线140中包括的导电材料相同的导电材料。
源极区416和漏极区418可以是杂质掺杂区域。根据一些示例实施方式，源极区416和漏极区418中的杂质掺杂浓度可以等于形成在第一区域I中的所述多个第一源极/漏极区132的杂质掺杂浓度。根据一些示例实施方式，源极区416和漏极区418中的杂质掺杂浓度可以大于形成在第一区域I中的所述多个第一源极/漏极区132的杂质掺杂浓度。
所述多个平面晶体管410可以是用被平坦化的第一层间绝缘层430覆盖。电连接到源极区416的第一接触插塞432和电连接到漏极区418的第二接触插塞434可以形成为穿过第一层间绝缘层430。源极线436和导电图案438可以形成在第一层间绝缘层430上。源极线436可以经由第一接触插塞432电连接到源极区416，导电图案438可以经由第二接触插塞434电连接到漏极区418。源极线436和导电图案438可以用第二层间绝缘层440覆盖。下电极接触插塞442可以穿过第二层间绝缘层440并且可以连接到导电图案438。下电极接触插塞442可以包括从TiN、Ti、TaN、Ta和W中选择的至少一种材料。
所述多个可变电阻结构160可以形成在第二层间绝缘层440和下电极接触插塞442上。所述多个可变电阻结构160被示出为设置在与第一区域I中设置的该多层布线结构190的所述多条导电线MLA1、MLA2和MLA3当中的设置在最靠近基板12的布线层水平的导电线MLA1相同的水平。例如，IC器件400可以包括图11的多层布线结构291而不是图13的多层布线结构191，并且第二区域II中的所述多个可变电阻结构160可以设置在所述多条导电线MLB1、MLB2和MLB3当中的最靠近基板12的布线层水平的导电线MLB1与所述多条导电线MLB1、MLB2和MLB3当中的形成在第二靠近基板12的布线层水平的导电线MLB2之间。作为另一示例，IC器件400可以包括图12的多层布线结构391而不是图13的多层布线结构191，并且所述多个可变电阻结构160可以设置在导电图案438与多层布线结构391之间。
根据发明构思的一些示例实施方式的IC器件包括多个存储器件，所述多个存储器件形成在包括单个芯片的单个基板上的多个分离的区域上并且具有不同类型的单位存储单元结构，该不同类型的单位存储单元结构具有不同的结构。具体地，图9、11、12和13的IC器件100、200、300和400在单个基板上实现包括作为易失性存储器件的DRAM以及作为非易失性存储器件的MRAM的各自优点的存储***，由此提供配置为通过利用单个芯片在易失性存储器和非易失存储器之间有效地传送大量数据的***。根据发明构思的一些示例实施方式，提供一种IC器件，该IC器件具有配置为实现具有满足对于智能技术(IT)的融合、智能化和网络化的需要以及对于装置的小型化的需要的各种功能的结构。结果，相对于具有配置为基于封装技术的使用来实现以上功能中的一些或者全部的结构的器件来说，这样的IC器件使得能够减少与提供配置为实现这样的功能的器件相关的成本，包括制造成本、空间/体积成本、资源成本、其一些组合等等。
图14A-14C是用于说明根据发明构思的一些示例实施方式的IC器件的制造方法的截面图。现在将参考图14A-14C描述制造图9的IC器件100的方法。图14A-14C中与图9中相同的参考符号和数字表示相同的元件，因此这里将省略它们的描述。
参考图14A，隔离层112形成在基板12的第一区域I和第二区域II中，由此在第一区域I中限定多个第一有源区AC1并且在第二区域II中限定多个第二有源区AC2。隔离层112可以至少部分地包括氧化物层、氮化物层或者其组合。
所述多个第一字线沟槽118形成在基板12的第一区域I中，并且所述多个第二字线沟槽119形成在基板12的第二区域II中。所述多个第一和第二字线沟槽118和119可以同时形成在第一区域I和第二区域II中。所述多个第一和第二字线沟槽118和119可以在图14A的Y方向上平行于彼此延伸。所述多个第一字线沟槽118在X方向上的宽度可以等于或者不同于所述多个第二字线沟槽119在X方向上的宽度。
在第一区域I中，第一栅电介质层120、第一字线122和第一掩埋绝缘层124顺序地形成在所述多个第一字线沟槽118的每个中。在第二区域II中，第二栅电介质层121、第二字线123和第二掩埋绝缘层125顺序地形成在所述多个第二字线沟槽119的每个中。所述多个第一掩埋绝缘层124和所述多个第二掩埋绝缘层125的上表面可以在与基板12的上表面大致相同的水平。
在第一区域I和第二区域II中，杂质离子被注入到基板12中以在第一有源区AC1的上部分中形成第一源极/漏极区132并且在第二有源区AC2的上部分中形成第二源极/漏极区133。根据一些示例实施方式，第一源极/漏极区132和第二源极/漏极区133可以同时形成。在这种情况下，第一源极/漏极区132和第二源极/漏极区133中的杂质掺杂浓度可以大致彼此相同或者彼此相似。根据一些示例实施方式，第一源极/漏极区132和第二源极/漏极区133可以利用分离的离子注入工艺顺序地形成。在这种情况下，第一源极/漏极区132和第二源极/漏极区133中的杂质掺杂浓度可以彼此不同。例如，所述多个第二源极/漏极区133中的杂质掺杂浓度可以大于所述多个第一源极/漏极区132中的杂质掺杂浓度。根据一些示例实施方式，用于形成第一源极/漏极区132和第二源极/漏极区133的离子注入工艺可以在形成第一字线122和第二字线123之前执行。
在第二区域II中，金属硅化物层135形成在所述多个第二源极/漏极区133的各自的暴露表面上。金属硅化物层135可以至少部分地包括钴硅化物或者钛硅化物，但是实施方式不限于此。
参考图14B，在缓冲绝缘层138形成在基板12上第一区域I和第二区域II中之后，穿过缓冲绝缘层138的所述多个直接接触DC以及位线140被形成。在直接接触DC和位线140正在形成于第一区域I中的同时，所述多个源极线接触插塞SC和所述多条源极线141可以形成在第二区域II中。
在覆盖第一区域I中的位线140以及第二区域II中的所述多条源极线141的第一绝缘层142形成之后，所述多个掩埋接触BC形成在第一区域I中的第一绝缘层142上。所述多个掩埋接触BC可以每个在Y方向上延伸并且可以连接到基板12的第一有源区AC1。根据一些示例实施方式，所述多个掩埋接触BC可以具有包括与基板12的第一有源区AC1接触的接触插塞以及形成在接触插塞上的落着焊盘(landing pad)的结构。所述多个掩埋接触BC可以形成为通过第二绝缘层144彼此绝缘。
在第一区域I中，所述多个下电极152形成在所述多个掩埋接触BC上。所述多个下电极152可以形成为被绝缘支撑物158支撑。之后，电介质层156形成在所述多个下电极152和绝缘支撑物158的表面上，并且上电极154形成在电介质层156上。
在第一区域I和第二区域II中，形成具有平坦化的上表面的第三绝缘层188。第三绝缘层188可以具有足以覆盖所述多个电容器150的厚度。
在第一区域I和第二区域II中，第三绝缘层188被部分地蚀刻以在第一区域I中形成暴露上电极154的多个第一接触孔H1以及在第二区域II中形成暴露金属硅化物层135的多个第二接触孔H2。根据一些示例实施方式，第一和第二接触孔H1和H2可以同时形成。所述多个第一接触孔H1的每个的深度与所述多个第二接触孔H2的每个的深度之差可以是相对大的，例如大约几μm。具有该大的深度差的所述多个第一接触孔H1和所述多个第二接触孔H2可以利用第三绝缘层188与上电极154之间的蚀刻选择性差异而形成。根据一些示例实施方式，为了保证第三绝缘层188与上电极154之间足够的蚀刻选择性，上电极154的第二导电层154B可以形成为SiGe层并且第三绝缘层188可以形成为氧化物层。
所述多个接触插塞192形成在所述多个第一接触孔H1中，并且所述多个掩埋接触插塞BCP形成在多个第二接触孔H2中。所述多个接触插塞192和所述多个掩埋接触插塞BCP可以分别在第一区域I和第二区域II中同时形成。所述多个接触插塞192和所述多个掩埋接触插塞BCP可以至少部分地包括金属、导电金属氮化物或者其组合。根据一些示例实施方式，所述多个接触插塞192和所述多个掩埋接触插塞BCP可以包括TiN/W的双层结构。
参考图14C，在其中形成所述多个接触插塞192和所述多个掩埋接触插塞BCP的所得结构上执行后端(BEOL)工艺，由此在第一区域I中形成多层布线结构190、第四绝缘层196和接触焊盘198并且在第二区域II中形成所述多个可变电阻结构160、第五绝缘层170、多层布线结构191、第六绝缘层197和接触焊盘199。
设置在第二区域II中的所述多个可变电阻结构160可以在设置于第一区域I中的多层布线结构190的所述多条导电线MLA1、MLA2和MLA3当中的设置在最靠近基板12的布线层水平的导电线MLA1之后并且在所述多条导电线MLA1、MLA2和MLA3当中的设置在第二靠近基板12的布线层水平的导电线MLA2之前形成。导电线MLA2和位线195可以分别同时形成在第一区域I和第二区域II中。
虽然以上参考图14A-14C示出和描述了制造图9的IC器件100的方法，但根据发明构思的一些示例实施方式的IC器件可以利用图14A-14C的方法以及在发明构思的范围内对其进行的各种变型而制造。
例如，图11的IC器件200可以根据与以上参考图14A-14C描述的工艺相似的工艺而制造。然而，在所述多个接触插塞192和所述多个掩埋接触插塞BCP根据以上参考图14A和14B描述的方法形成在基板12的第一区域I和第二区域II中之后，可以执行BEOL工艺。当执行BEOL工艺时，多层布线结构190、第四绝缘层196和接触焊盘198形成在基板12的第一区域I中，如以上参考图14C所描述的。然而，在基板12的第二区域II中，所述多个可变电阻结构160可以形成为被包括在多层布线结构291中，与以上参考图14C描述的工艺不同。为此，可以形成多个结构，其中，在设置于第一区域I中的所述多条导电线MLA1、MLA2和MLA3当中的设置在最靠近基板12的布线层水平的导电线MLA1以及设置于第二区域II中的所述多条导电线MLB1、MLB2和MLB3当中的设置在最靠近基板12的布线层水平的导电线MLB1被同时形成之后，通路接触VB1_BE、可变电阻结构160和通路接触VB1_TE被顺序地形成在第二区域II的导电线MLB1上。在所述多个通路接触VB1_TE正形成于基板12的第二区域II中的同时，通路接触VA1形成在第一区域I中。之后，在基板12的第一区域I中的多层布线结构190的设置在第二靠近基板12的布线层水平的导电线MLA2以及位线195(其是第二区域II中的所述多条导电线MLB1、MLB2和MLB3当中的设置在第二靠近基板12的布线层水平的导电线MLB2)可以被同时形成。
之后，图11的IC器件200可以根据以上参考图14C描述的工艺制造。
根据用于制造图12的IC器件300的一些示例实施方式，可以执行与以上参考图14A-14C描述的工艺相似的工艺。然而，在所述多个电容器150根据以上参考图14A和14B描述的方法形成在基板12的第一区域I中之后，可以形成所述多个接触插塞192和所述多个掩埋接触插塞BCP。设置在基板12的第二区域II中的所述多个掩埋接触插塞BCP的上表面可以在比设置在基板12的第一区域I中的所述多个接触插塞192的上表面的水平低的水平。之后，所述多个可变电阻结构160和所述多个接触插塞362可以形成在第二区域II中。
之后，可以执行BEOL工艺以在基板12的第一区域I中形成连接到所述多个接触插塞192的多层布线结构190以及在基板12的第二区域II中形成经由所述多个接触插塞362连接到所述多个可变电阻结构160的多层布线结构391。
根据用于制造图12的IC器件300的一些示例实施方式，在所述多个电容器150形成在基板12的第一区域I中之后，具有平坦化的上表面的第三绝缘层188可以形成在基板12的第一区域I和第二区域II中。之后，延伸穿过第三绝缘层188的所述多个掩埋接触插塞BCP、所述多个可变电阻结构160和所述多个接触插塞362可以形成在基板12的第二区域II中，然后所述多个接触插塞192可以形成在基板12的第一区域I中。
为了制造图13的IC器件400，可以在基板12的第一区域I中执行与以上参考图14A-14C描述的工艺相似的工艺。然而，在通过在所述多个第一字线沟槽118的每个中顺序地形成第一栅电介质层120、第一字线122和第一掩埋绝缘层124并且在基板12的第一区域I中形成所述多个第一源极/漏极区132而形成所述多个第一晶体管TR1之后，所述多个平面晶体管410可以形成在基板12的第二区域II中。根据一些示例实施方式，在第一区域I中的至少一部分位线140以及在第二区域II中的至少一部分第二字线414可以同时形成。
之后，在基板12的第二区域II中，覆盖所述多个平面晶体管410的平坦化的第一层间绝缘层430可以形成在基板12上，并且可以形成通过穿过第一层间绝缘层430而分别电连接到源极区416和漏极区418的第一接触插塞432和第二接触插塞434。在导电层形成在第一层间绝缘层430上之后，导电层可以被图案化以形成源极线436和导电图案438。在基板12的第一区域I中，缓冲绝缘层138、穿过缓冲绝缘层138的所述多个直接接触DC、位线140、第一绝缘层142、第二绝缘层144、所述多个掩埋接触BC以及所述多个电容器150可以根据与以上参考图14B描述的方法相似的方法形成。
之后，覆盖所述多个电容器150的第三绝缘层188可以形成在基板12的第一区域I中，并且覆盖源极线436和导电图案438的第二层间绝缘层440可以形成在基板12的第二区域II中的第一层间绝缘层430上。形成第二层间绝缘层440的工艺可以与在第一区域I中形成第三绝缘层188的工艺同时执行。
之后，根据与以上参考图14B描述的方法类似的方法，第三绝缘层188和第二层间绝缘层440在第一区域I和第二区域II中被部分地蚀刻以在第一区域I中形成暴露上电极154的所述多个第一接触孔H1并且在第二区域II中形成暴露导电图案438的所述多个第三接触孔H3。根据一些示例实施方式，第一和第三接触孔H1和H3可以同时形成。所述多个接触插塞192可以形成在所述多个第一接触孔H1中，并且所述多个下电极接触插塞442可以形成在所述多个第三接触孔H3中。之后，图13的IC器件400可以根据以上参考图14C描述的工艺被制造。
在根据发明构思的一些示例实施方式的制造IC器件的方法中，各种存储器件可以形成在单个芯片中以便实现具有满足对IT的融合、智能化和网络化以及装置的小型化的需求的各种功能的器件而不利用现有的封装技术。
虽然已经参考发明构思的一些示例实施方式具体地示出和描述了发明构思，但本领域普通技术人员将理解，可以在其中进行形式和细节方面的各种改变而不背离由权利要求限定的本发明构思的精神和范围。
本申请要求享有于2016年12月1日在韩国知识产权局提交的韩国专利申请第10-2016-0162915号的权益，其公开通过引用整体合并于此。

Claims (25)

1.一种集成电路器件，包括：
单独的基板，配置为包括单个芯片；以及
在所述基板上的多个存储单元，所述多个存储单元在所述基板上彼此间隔开，所述多个存储单元具有不同的结构。
2.如权利要求1所述的集成电路器件，其中所述多个存储单元包括从以下存储单元中选择的至少两个不同类型的存储单元：
动态随机存取存储器的存储单元，
磁性随机存取存储器的存储单元，
静态随机存取存储器的存储单元，
相变随机存取存储器的存储单元，
电阻随机存取存储器的存储单元，和
铁电随机存取存储器的存储单元。
3.如权利要求1所述的集成电路器件，其中所述多个存储单元包括动态随机存取存储器的存储单元和磁性随机存取存储器的存储单元。
4.如权利要求1所述的集成电路器件，其中所述多个存储单元包括第一存储单元和第二存储单元，所述第一存储单元包括电容器和第一晶体管，所述第二存储单元包括可变电阻结构和第二晶体管。
5.如权利要求4所述的集成电路器件，其中，
所述基板包括：
彼此间隔开的至少一个第一有源区和至少一个第二有源区，以及
在所述至少一个第一有源区和所述至少一个第二有源区之间的隔离层，
所述第一存储单元在所述至少一个第一有源区上，以及
所述第二存储单元在所述至少一个第二有源区上。
6.如权利要求4所述的集成电路器件，其中所述第一晶体管和所述第二晶体管被掩埋在所述基板中。
7.如权利要求4所述的集成电路器件，其中，
所述第一晶体管包括被掩埋在所述基板中的第一栅电极，以及
所述第二晶体管包括被掩埋在所述基板中的第二栅电极。
8.如权利要求4所述的集成电路器件，其中，
所述第一晶体管包括具有第一掺杂浓度的第一源极/漏极区，
所述第二晶体管包括具有第二掺杂浓度的第二源极/漏极区，以及
所述第二掺杂浓度大于所述第一掺杂浓度。
9.如权利要求4所述的集成电路器件，其中，
所述电容器与所述基板间隔开第一距离，
所述可变电阻结构与所述基板间隔开第二距离，以及
所述第二距离与所述第一距离不同。
10.如权利要求9所述的集成电路器件，其中所述第一距离小于所述第二距离。
11.如权利要求4所述的集成电路器件，其中，
所述电容器具有最上表面，所述最上表面与所述基板间隔开第三距离，
所述可变电阻结构与所述基板间隔开第四距离，以及
所述第四距离大于所述第三距离。
12.如权利要求4所述的集成电路器件，其中，
所述电容器具有最上表面，所述最上表面与所述基板间隔开第三距离，
所述可变电阻结构与所述基板间隔开第五距离，以及
所述第五距离小于所述第三距离。
13.一种集成电路器件，包括：
在基板的第一区域上的第一存储器件，所述第一存储器件包括第一存储单元阵列区域，所述第一存储单元阵列区域包括与第一存储单元类型相关的第一存储单元；
在所述基板的第二区域上的第二存储器件，所述第二区域与所述第一区域间隔开，所述第二存储器件包括第二存储单元阵列区域，所述第二存储单元阵列区域包括与第二存储单元类型相关的第二存储单元，所述第二存储单元类型不同于所述第一存储单元类型；以及
在第三区域上的界面区域，所述第三区域与所述第一区域和所述第二区域间隔开，所述界面区域包括配置为将所述第一存储单元阵列区域与所述第二存储单元阵列区域电联接的多条导电线。
14.如权利要求13所述的集成电路器件，其中，
所述第一存储器件是易失性存储器件，以及
所述第二存储器件是非易失性存储器件。
15.如权利要求13所述的集成电路器件，其中，
所述第一存储器件包括第一单位存储单元，所述第一单位存储单元包括晶体管和电容器，以及
所述第二存储器件包括第二单位存储单元，所述第二单位存储单元包括开关和可变电阻器。
16.如权利要求13所述的集成电路器件，其中，
所述第一存储器件是动态随机存取存储器器件，以及
所述第二存储器件是磁性随机存取存储器器件。
17.如权利要求13所述的集成电路器件，还包括：
所述第一存储器件的第一***电路区，所述第一***电路区在所述基板上，以及
所述第二存储器件的第二***电路区，所述第二***电路区在所述基板上。
18.如权利要求13所述的集成电路器件，其中，
所述第一存储单元包括第一晶体管，所述第一晶体管包括具有第一掺杂浓度的第一源极/漏极区，
所述第二存储单元包括第二晶体管，所述第二晶体管包括具有第二掺杂浓度的第二源极/漏极区，以及
所述第二掺杂浓度大于所述第一掺杂浓度。
19.如权利要求13所述的集成电路器件，其中，
所述第一存储单元包括与所述基板间隔开第一距离的电容器，
所述第二存储单元包括与所述基板间隔开第二距离的可变电阻结构，以及
所述第二距离与所述第一距离不同。
20.如权利要求13所述的集成电路器件，其中，
所述第一存储单元包括：
在所述基板上的电容器，以及
覆盖所述电容器的第一多层布线结构，以及
所述第二存储单元包括：
在与所述基板上的所述第一多层布线结构的水平相同的水平上的第二多层布线结构，所述第二多层布线结构包括可变电阻结构。
21.一种制造集成电路器件的方法，所述方法包括：
在基板的第一区域中形成多条第一字线；
在所述基板的与所述第一区域分隔开的第二区域中形成多条第二字线；
在所述第一区域中的所述多条第一字线上形成多个电容器；
在所述第二区域中的所述多条第二字线上形成多条源极线；
形成覆盖所述第一区域中的所述多个电容器和所述第二区域中的所述多条源极线的绝缘层；以及
在所述第二区域中的与所述基板的上表面间隔开第一垂直距离的位置处形成可变电阻结构。
22.如权利要求21所述的方法，其中所述多条第一字线和所述多条第二字线同时形成。
23.如权利要求21所述的方法，还包括：
在所述第一区域中在所述绝缘层上形成第一多层布线结构；以及
在所述第二区域中在所述绝缘层上形成第二多层布线结构，
其中所述第一多层布线结构的至少一部分和所述第二多层布线结构的至少一部分同时形成。
24.如权利要求23所述的方法，其中形成所述可变电阻结构在形成所述第一多层布线结构之前并且在形成所述第二多层布线结构之前执行。
25.如权利要求23所述的方法，其中形成所述可变电阻结构与形成所述第二多层布线结构同时执行。
CN201711234913.XA 2016-12-01 2017-11-30 集成电路器件及其制造方法 Active CN108133936B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160162915A KR20180062812A (ko) 2016-12-01 2016-12-01 이종의 메모리 소자들을 포함하는 집적회로 소자 및 그 제조 방법
KR10-2016-0162915 2016-12-01

Publications (2)

Publication Number Publication Date
CN108133936A true CN108133936A (zh) 2018-06-08
CN108133936B CN108133936B (zh) 2023-08-22

Family

ID=62243124

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711234913.XA Active CN108133936B (zh) 2016-12-01 2017-11-30 集成电路器件及其制造方法

Country Status (3)

Country Link
US (3) US10468103B2 (zh)
KR (1) KR20180062812A (zh)
CN (1) CN108133936B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI701805B (zh) * 2018-12-06 2020-08-11 南亞科技股份有限公司 半導體裝置
CN112768490A (zh) * 2021-02-04 2021-05-07 长江先进存储产业创新中心有限责任公司 相变存储器及其制作方法
CN113782672A (zh) * 2021-07-23 2021-12-10 北京时代全芯存储技术股份有限公司 制造相变化记忆体的方法与相变化记忆体组件
US11348972B1 (en) 2020-12-29 2022-05-31 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof
WO2023097907A1 (zh) * 2021-11-30 2023-06-08 长鑫存储技术有限公司 半导体结构及其制备方法
WO2023097906A1 (zh) * 2021-11-30 2023-06-08 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法
US11967531B2 (en) 2020-12-29 2024-04-23 Changxin Memory Technologies, Inc. Semiconductor structure and forming method thereof
US12029047B2 (en) 2020-12-29 2024-07-02 Changxin Memory Technologies, Inc. Semiconductor structure and forming method thereof

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6820717B2 (ja) 2016-10-28 2021-01-27 株式会社日立ハイテク プラズマ処理装置
KR102293121B1 (ko) 2017-07-14 2021-08-26 삼성전자주식회사 반도체 소자
KR102368449B1 (ko) * 2017-07-21 2022-03-02 삼성전자주식회사 반도체 소자
KR102293120B1 (ko) 2017-07-21 2021-08-26 삼성전자주식회사 반도체 소자
KR102573757B1 (ko) 2018-09-17 2023-09-05 삼성전자주식회사 자기 메모리 소자 및 그 제조 방법, 그리고 기판 처리 설비
KR102610557B1 (ko) * 2018-09-19 2023-12-07 에스케이하이닉스 주식회사 페리-언더-셀 구조의 메모리 장치
US20210366791A1 (en) * 2018-11-27 2021-11-25 Hitachi High-Technologies Corporation Plasma processing device and method for processing sample using same
KR20200078746A (ko) 2018-12-21 2020-07-02 삼성전자주식회사 융합 메모리 소자 및 그 제조 방법
KR20200139858A (ko) 2019-06-04 2020-12-15 삼성전자주식회사 메모리 장치
KR20210050630A (ko) 2019-10-28 2021-05-10 삼성전자주식회사 반도체 메모리 소자
KR20210089278A (ko) * 2020-01-07 2021-07-16 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
KR20210105048A (ko) 2020-02-18 2021-08-26 삼성전자주식회사 반도체 소자
US11723218B2 (en) * 2020-06-29 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for forming the same
US11508436B2 (en) * 2020-09-29 2022-11-22 Sharp Semiconductor Innovation Corporation Memory device
US11901290B2 (en) * 2021-01-14 2024-02-13 Arm Limited Bitcell architecture using buried metal
JP2022133577A (ja) 2021-03-02 2022-09-14 キオクシア株式会社 メモリデバイス、メモリシステム、及びメモリデバイスの製造方法
KR20230050126A (ko) 2021-10-07 2023-04-14 삼성전자주식회사 가변 저항 메모리 소자
TWI791324B (zh) * 2021-11-12 2023-02-01 鯨鏈科技股份有限公司 晶圓對晶圓技術之輸入及輸出電路與使用其之晶片裝置
US20230171971A1 (en) * 2021-11-30 2023-06-01 Changxin Memory Technologies, Inc. Semiconductor structure and method for fabricating semiconductor structure
US20230171970A1 (en) * 2021-11-30 2023-06-01 Changxin Memory Technologies, Inc. Semiconductor structure and fabrication method thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060211231A1 (en) * 2005-03-15 2006-09-21 Elpida Memory, Inc. Memory device and manufacturing method thereof
US20100155852A1 (en) * 2008-12-22 2010-06-24 Fausto Piazza Integrating Diverse Transistors On The Same Wafer
CN103022037A (zh) * 2011-09-26 2013-04-03 瑞萨电子株式会社 半导体存储器件及其制造方法、半导体器件
CN104733036A (zh) * 2013-12-24 2015-06-24 英特尔公司 混合存储器以及基于mtj的mram位单元和阵列

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5880991A (en) * 1997-04-14 1999-03-09 International Business Machines Corporation Structure for low cost mixed memory integration, new NVRAM structure, and process for forming the mixed memory and NVRAM structure
US6259126B1 (en) * 1999-11-23 2001-07-10 International Business Machines Corporation Low cost mixed memory integration with FERAM
FR2810446A1 (fr) * 2000-06-14 2001-12-21 Thomson Tubes & Displays Cathodes a oxyde amelioree et son procede de fabrication
US6358756B1 (en) * 2001-02-07 2002-03-19 Micron Technology, Inc. Self-aligned, magnetoresistive random-access memory (MRAM) structure utilizing a spacer containment scheme
JP3981358B2 (ja) * 2002-02-15 2007-09-26 松下電器産業株式会社 磁気抵抗素子とその製造方法、およびこの素子を含む不揮発メモリ
US7477959B2 (en) * 2002-06-26 2009-01-13 Taiwan Semiconductor Manufacturing Co., Ltd. Photoresist system
US6788605B2 (en) * 2002-07-15 2004-09-07 Hewlett-Packard Development Company, L.P. Shared volatile and non-volatile memory
JP4096302B2 (ja) * 2002-12-16 2008-06-04 ソニー株式会社 磁気メモリ装置
JP2008529270A (ja) 2005-01-25 2008-07-31 ノーザン ライツ セミコンダクター コーポレイション 磁気抵抗メモリを有するシングルチップ
US8159868B2 (en) 2008-08-22 2012-04-17 Zeno Semiconductor, Inc. Semiconductor memory having both volatile and non-volatile functionality including resistance change material and method of operating
JP5728370B2 (ja) * 2011-11-21 2015-06-03 株式会社東芝 半導体記憶装置およびその駆動方法
US9041220B2 (en) 2013-02-13 2015-05-26 Qualcomm Incorporated Semiconductor device having stacked memory elements and method of stacking memory elements on a semiconductor device
KR102326547B1 (ko) * 2015-08-19 2021-11-15 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
US9589620B1 (en) * 2015-09-24 2017-03-07 Intel Corporation Destructive reads from spin transfer torque memory under read-write conditions
KR102339780B1 (ko) * 2015-10-29 2021-12-15 삼성전자주식회사 칩 아이디(id) 발생 회로를 갖는 반도체 장치
US10250278B2 (en) * 2015-12-21 2019-04-02 Intel Corporation Compression of a set of integers
KR102476770B1 (ko) * 2016-04-08 2022-12-13 에스케이하이닉스 주식회사 전자 장치
US10678702B2 (en) * 2016-05-27 2020-06-09 Advanced Micro Devices, Inc. Using multiple memory elements in an input-output memory management unit for performing virtual address to physical address translations
US10628367B2 (en) * 2016-12-28 2020-04-21 Intel Corporation Techniques for dynamically modifying platform form factors of a mobile device
KR102434436B1 (ko) * 2017-05-31 2022-08-19 삼성전자주식회사 집적회로 소자 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060211231A1 (en) * 2005-03-15 2006-09-21 Elpida Memory, Inc. Memory device and manufacturing method thereof
US20100155852A1 (en) * 2008-12-22 2010-06-24 Fausto Piazza Integrating Diverse Transistors On The Same Wafer
CN101764098A (zh) * 2008-12-22 2010-06-30 恒忆公司 在同一晶片上的集成的各种晶体管
CN103022037A (zh) * 2011-09-26 2013-04-03 瑞萨电子株式会社 半导体存储器件及其制造方法、半导体器件
CN104733036A (zh) * 2013-12-24 2015-06-24 英特尔公司 混合存储器以及基于mtj的mram位单元和阵列

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI701805B (zh) * 2018-12-06 2020-08-11 南亞科技股份有限公司 半導體裝置
US11348972B1 (en) 2020-12-29 2022-05-31 Changxin Memory Technologies, Inc. Semiconductor structure and manufacturing method thereof
US11967531B2 (en) 2020-12-29 2024-04-23 Changxin Memory Technologies, Inc. Semiconductor structure and forming method thereof
US12029047B2 (en) 2020-12-29 2024-07-02 Changxin Memory Technologies, Inc. Semiconductor structure and forming method thereof
CN112768490A (zh) * 2021-02-04 2021-05-07 长江先进存储产业创新中心有限责任公司 相变存储器及其制作方法
CN113782672A (zh) * 2021-07-23 2021-12-10 北京时代全芯存储技术股份有限公司 制造相变化记忆体的方法与相变化记忆体组件
CN113782672B (zh) * 2021-07-23 2023-08-15 北京时代全芯存储技术股份有限公司 制造相变化记忆体的方法与相变化记忆体组件
WO2023097907A1 (zh) * 2021-11-30 2023-06-08 长鑫存储技术有限公司 半导体结构及其制备方法
WO2023097906A1 (zh) * 2021-11-30 2023-06-08 长鑫存储技术有限公司 半导体结构及半导体结构的制作方法

Also Published As

Publication number Publication date
CN108133936B (zh) 2023-08-22
US10777276B2 (en) 2020-09-15
US11482285B2 (en) 2022-10-25
US10468103B2 (en) 2019-11-05
US20200357466A1 (en) 2020-11-12
KR20180062812A (ko) 2018-06-11
US20180158526A1 (en) 2018-06-07
US20190362791A1 (en) 2019-11-28

Similar Documents

Publication Publication Date Title
CN108133936B (zh) 集成电路器件及其制造方法
CN108665921B (zh) 半导体器件
US9589616B2 (en) Energy efficient three-terminal voltage controlled memory cell
US8283186B2 (en) Magnetic memory device and method for manufacturing the same
US6560135B2 (en) Magnetic semiconductor memory apparatus and method of manufacturing the same
US9443905B1 (en) Implementing 3D scalable magnetic memory with interlayer dielectric stack and pillar holes having programmable area
KR102596642B1 (ko) 자기 모듈을 가진 집적 시스템 칩
US8482953B2 (en) Composite resistance variable element and method for manufacturing the same
KR102266211B1 (ko) 자기 터널 접합(mtj) 메모리용 판독 회로
JP2006210396A (ja) 磁気メモリ装置及びその読み出し方法
US9444036B1 (en) Implementing segregated media based magnetic memory
CN101635303A (zh) 多层叠堆自旋转移力矩磁阻式随机存取存储器及其制造方法
US8427864B2 (en) Semiconductor storage device
JP2010177624A (ja) 半導体記憶装置
CN103247618B (zh) 折线电阻器结构
CN103247595B (zh) 可调折线电阻器
US10686011B2 (en) Semiconductor device integrated with memory device and fabrication method thereof
US6798689B2 (en) Integrated memory with a configuration of non-volatile memory cells and method for fabricating and for operating the integrated memory
TWI381385B (zh) 具有嵌入式多類型記憶體的記憶體結構
US20200227477A1 (en) Selector element with ballast for low voltage bipolar memory devices
KR100979350B1 (ko) 마그네틱 램 및 그 제조 방법
US10157656B2 (en) Implementing enhanced magnetic memory cell
JP2005303156A (ja) 磁気メモリ装置
US20220157887A1 (en) Semiconductor memory device
US20230066392A1 (en) Semiconductor device, integrated circuit and method of manufacturing the same

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant