CN101295710B - 半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件，其特征在于，具备：具有电极部的基板；第1半导体元件，具有通过第1键合引线连接在所述电极部上的第1电极焊盘，并且粘接在所述基板上；以及第2半导体元件，具有通过第2键合引线连接在所述电极部上的第2电极焊盘，并且用由同一材料形成且弹性率不同的2层结构的粘接剂层粘接到所述第1半导体元件上。

Description

半导体器件
技术领域
本发明涉及叠层搭载多个半导体元件的半导体器件。
背景技术
近年来，为实现半导体器件的小型化或高密度组装化等，在1个封装体内叠层封装多个半导体元件(半导体芯片)的叠层型多芯片封装体，开始实用化。在这样的叠层型多芯片封装体中，多个半导体元件，借助小片粘接材料等粘接剂，依次叠层在电路基板等安装基板上，并通过键合引线电连接各半导体元件的电极焊盘和电路基板等的电极部。另外，通过用密封树脂封装这样的叠层结构体，构成叠层型多芯片封装体。
可是，在上述的叠层型多芯片封装体中，在上段侧的半导体元件比下段侧的半导体元件小的情况下，上段侧的半导体元件不干涉下段侧的半导体元件的键合引线。但是，在这样的构成中，由于大幅度限制可使用的半导体元件，因此推进将应用范围扩展到同形状的半导体元件彼此间或上段侧比下段侧大的半导体元件。此时，当在同形状的半导体元件彼此间层叠或在上段侧上叠层比下段侧大的形状的半导体元件的情况下，下段侧的半导体元件的键合引线和上段侧的半导体元件接触，其结果，防止发生绝缘不良或短路等成为主要问题。
此外，推进将叠层型多芯片封装体的应用范围扩展到同形状的半导体元件彼此间，以及上段侧比下段侧大的半导体元件(例如，参照专利文献1、2)。
因此，在上下的半导体元件间，配置以使上段侧的半导体元件的下表面的高度大于连接在下段侧的半导体元件上的键合引线的高度的方式设定厚度的衬垫(例如，参照专利文献3、4)。但是，使用这样厚的衬垫，阻碍封装体(半导体器件)的薄型化。此外，也研究了对半导体元件间的粘接剂层本身付与衬垫功能(例如，参照专利文献5)，但在此种情况下也阻碍封装体的薄型化。
此外，当在上段侧上叠层比下段侧大的半导体元件的情况下，由于上段侧的半导体元件从下段侧的半导体元件突出地配置，所以该突出部分的下方形成中空状态。此外，即使在叠层相同形状的半导体元件彼此间的半导体器件中，在使上段侧的半导体元件的位置偏移的情况下，上段侧的半导体元件的一部分从下段侧的半导体元件突出，该突出部分的下方形成中空状态。这样，如果上段侧的半导体元件的一部分从下段侧的半导体元件突出，则在上段侧的半导体元件上连接键合引线时的超声波输出，向突出部下方的中空部传播，有产生键合引线的连接不良等的问题。
对于此点，提出通过在上段侧的半导体元件的下表面侧形成绝缘层，来抑制下段侧的半导体元件的键合引线与上段侧的半导体元件接触时的绝缘不良或短路等的发生(例如，参照专利文献6)。利用绝缘层虽对绝缘不良或短路等的抑制显出效果，但存在基于绝缘层和粘接剂层的热膨胀率的差异等，容易产生层间剥离的问题。此外，由于除半导体元件的粘接工序外，需要绝缘层的形成工序，因此存在叠层型多芯片封装体的制造工时、制造成本增加的问题。
此外，因在上段侧的半导体元件引线键合时的负荷，半导体元件产生挠曲。这样的挠曲成为半导体元件产生裂纹等的原因，同时也成为键合引线连接不良的原因。此外，因上段侧的半导体元件挠曲，存在使连接在下段侧的半导体元件上的键合引线产生变形或连接不良等的问题。此外，在上下的半导体元件间配置外形比其小的衬垫或粘接层，即使在使上段侧的半导体元件的大小从下段侧的半导体元件伸出的情况下，也使上段侧的半导体元件的一部分，其下方形成为中空状态。在此种情况下也出现同样的问题。
另外，当在上段侧上搭载比下段侧大的半导体元件的情况下，由于上段侧的半导体元件从下段侧的半导体元件突出地配置，因此因向上段侧引线键合时的负荷，半导体元件产生挠曲。这样的挠曲成为半导体元件产生裂纹等的原因，并存在使连接在下段侧的半导体元件上的键合引线产生变形或连接不良等的问题。这样的问题不局限于在上段侧上搭载比下段侧大的半导体元件时，即使是相同形状的半导体元件，在以在上段侧的半导体元件的下方产生中空部的方式配置的情况下，也出现同样的问题。
另外，在专利文献1中，记载了在上段侧叠层比下段侧大的半导体元件的构成中，在将下段侧的半导体元件搭载在基板上后，进行树脂密封，在该树脂密封部上搭载上段侧的半导体元件的叠层型半导体器件。根据这样的构成，由于在上段侧的半导体元件的下部存在树脂密封部，因此能够防止键合不良或半导体元件的裂纹等，相反，由于在搭载各半导体元件后，需要进行树脂密封工序，因此存在制造工时、制造成本增加的问题。另外，由于需要用于树脂密封各半导体元件的空间，因此阻碍叠层型多芯片封装体(半导体器件)的薄型化或小型化。
专利文献1：特开2001-217384号公报
专利文献2：特开2002-270760号公报
专利文献3：特开2003-261233号公报
专利文献4：特开2003-218316号公报
专利文献5：特开2003-100953号公报
专利文献6：特开2002-222913号公报
如上所述，在采用以往的叠层型多芯片封装体结构的半导体器件中，因下段侧的半导体元件的键合引线和上段侧的半导体元件的接触导致的绝缘不良或短路等的发生，成为阻碍封装体的薄型化的主要原因。此外，设在上段侧的半导体元件的下表面侧的绝缘层，虽对上述的绝缘不良或短路等的抑制显出效果，但导致起因于绝缘层和粘接剂层的热膨胀率差异等的层间剥离或制造成本的增加等。进而，在上段侧的半导体元件的下方产生中空部的叠层结构中，因向上段侧半导体元件的引线键合时产生的挠曲，存在产生半导体元件的裂纹或下段侧半导体元件的键合引线的变形、连接不良等的问题。
此外，在以往的叠层型多芯片封装体结构的半导体器件中，当在上段侧叠层比下段侧大的半导体元件，或偏置地叠层上段侧的半导体元件的情况下，上段侧的半导体元件的一部分从下段侧的半导体元件突出，不可避免该突出部的下方形成为中空状态。如果突出部的下方形成为中空状态，就会导致向上段侧的半导体元件连接的键合引线出现连接不良，或上段侧的半导体元件因引线键合时挠曲产生裂纹等的问题。
发明内容
本发明是为解决这样的问题而提出的，其目的在于提供一种半导体器件，其除能够防止起因于下段侧的半导体元件的键合引线和上段侧的半导体元件的接触的绝缘不良或短路等的发生外，还能够抑制半导体元件间的不良剥离或制造成本的增加等。此外，目的在于提供一种半导体器件，在上段侧的半导体元件的下方产生中空部的叠层结构中，能够防止在上段侧的半导体元件上键合时的挠曲的发生。
另外，目的在于提供一种半导体器件，其在上段侧上配置有比下段侧大的半导体元件的叠层结构或相对于下段侧的半导体元件偏置地配置上段侧的半导体元件的叠层结构中，能够抑制起因于上段侧的半导体元件的突出部的键合引线连接不良或半导体元件的裂纹发生等。
本发明的一方式的半导体器件，其特征在于，具备：具有电极部的基板；第1半导体元件，具有通过第1键合引线连接在所述电极部上的第1电极焊盘，并且粘接在所述基板上；以及第2半导体元件，具有通过第2键合引线连接在所述电极部上的第2电极焊盘，并且用由同一材料形成且弹性率不同的2层结构的粘接剂层在所述第1半导体元件上进行粘接。
本发明的另一方式的半导体器件，其特征在于：进一步在具有上述的2层结构的粘接剂层的半导体器件中，所述第2半导体元件具有从所述第1半导体元件的外周向外侧突出的部分，并且在所述第2半导体元件的突出部分和所述基板的之间，通过用所述第2半导体元件的粘接时的温度软化或熔融所述2层结构的粘接剂层上的第1层来充填。
本发明的另一方式的半导体器件，其特征在于，具备：具有电极部的基板；第1半导体元件，具有通过第1键合引线连接在所述电极部上的第1电极焊盘，并且粘接在所述基板上；以及第2半导体元件，具有通过第2键合引线连接在所述电极部上的第2电极焊盘，并且通过包括相对于粘接时的温度可维持固态状态的绝缘性填料的粘接剂层粘接到所述第1半导体元件上，并具有由所述第1半导体元件的外周向外侧突出的部分；在所述第2半导体元件的突出部分和所述基板的之间，通过用所述第2半导体元件的粘接时的温度软化或熔融所述粘接剂层来充填。
本发明的另一方式的半导体器件，其特征在于，具备：具有电极部的基板；第1半导体元件，具有通过第1键合引线连接在所述电极部上的第1电极焊盘，并且搭接在所述基板上；以及第2半导体元件，具有通过第2键合引线连接在所述电极部上的第2电极焊盘，并且搭接在所述第1半导体元件上，同时具有由所述第1半导体元件的外周向外侧突出的部分；所述第2半导体元件的突出部分，由设在所述基板上的绝缘性柱状体支持。
根据本发明的一方式的半导体器件，由于相对于第1半导体元件，用同一材料且弹性率不同的2层结构的粘接剂层粘接第2半导体元件，因此除能够防止第1键合引线的变形或连接不良、第1键合引线和第2半导体元件的接触等外，还能够良好且低成本地粘接第1及第2半导体元件间，同时能够抑制粘接工序后的元件间的剥离等。此外，根据本发明的其它方式的半导体器件，由于在第2半导体元件的从第1半导体元件的外周突出的部分的下方充填粘接剂层，所以能够抑制起因于突出部下方的中空部的第2半导体元件的裂纹或键合不良等。
此外，根据本发明的其它方式的半导体器件，由于利用设在基板上的绝缘性柱状体，支持第2半导体元件的从第1半导体元件的外周突出的部分，所以能够抑制起因于第2半导体元件的突出部分的键合引线的连接不良或半导体元件的裂纹等。由此，能够提供薄型且可靠性优异的叠层型半导体器件。
附图说明
图1是表示根据本发明的第1实施方式的半导体器件的简要构成的剖面图。
图2是表示图1所示的半导体器件的第1半导体元件和第2半导体元件的粘接所用的2层结构的粘接剂层的构成的剖面图。
图3是表示图2所示的2层结构的粘接剂层的一例制造工序的剖面图。
图4是用剖面表示根据本发明的第1实施方式的半导体器件的制造工序的主要部位的图示。
图5是表示在根据第1实施方式的半导体器件上应用柱状凸起的构成例的剖面图。
图6是表示应用柱状凸起的半导体器件的其它例的剖面图。
图7是表示根据本发明的第2实施方式的半导体器件的简要构成的俯视图。
图8是表示根据本发明的第2实施方式的半导体器件的简要构成的剖面图。
图9是用剖面表示根据本发明的第2实施方式的半导体器件的制造工序的主要部位的图示。
图10是用于说明图7所示的半导体器件中的第2半导体元件的突出部的尺寸(中空量)的图示。
图11是表示第2半导体元件的突出部的尺寸(中空量)和中空部的充填所需的粘接剂层的厚度的一例关系的图示。
图12是表示根据本发明的第2实施方式的半导体器件的变形例的俯视图。
图13是表示根据本发明的第2实施方式的半导体器件的变形例的剖面图。
图14是表示根据本发明的第3实施方式的半导体器件的简要构成的俯视图。
图15是表示根据本发明的第3实施方式的半导体器件的简要构成的剖面图。
图16是表示根据本发明的第4实施方式的半导体器件的简要构成的俯视图。
图17是图16所示的半导体器件的剖面图。
图18是表示用于图16所示的半导体器件的绝缘性柱状体的其它构成例的剖面图。
图19是表示用于图16所示的半导体器件的绝缘性柱状体的又一其它构成例的剖面图。
图20是表示用于图16所示的半导体器件的绝缘性柱状体的再一其它构成例的剖面图。
图21是用剖面表示根据本发明的第4实施方式的半导体器件的制造工序的主要部位的图示。
图22是表示根据本发明的第5实施方式的半导体器件的简要构成的俯视图。
图23是从图16所示的半导体器件的正面方向看的剖面图。
图24是从图16所示的半导体器件的侧面方向看的剖面图。
符号说明
1、30、40-半导体器件，2-电路基板，4-电极部，5-第1半导体元件，6-第1粘接剂层，7-第1键合引线，8-第2半导体元件，9-第2粘接剂层(2层结构的粘接剂层)，10-第1层，11-第2层，23-柱状凸起，31-突出部，41-第2粘接剂层，42-绝缘性填料，101、120-半导体器件，102-电路基板，104-电极部，105、121-第1半导体元件，106、122-第1粘接剂层，107、123-第1键合引线，108、124-第2半导体元件，109、125-第2粘接剂层，110、130-突出部，111-绝缘性柱状体，112-树脂柱，113-加强材料，114、115-树脂层，116-阻挡框，117、126-第2键合引线，127-第3半导体元件，128-第3粘接剂层，129-第3键合引线。
具体实施方式
以下，参照附图说明实施本发明的方式。另外，以下，基于附图说明本发明的实施方式，但这些附图是为图解而提供的，本发明并不局限于这些附图。
图1是表示根据本发明的第1实施方式的半导体器件的简要构成的剖面图。该图所示的半导体器件(半导体封装体)1，作为元件安装基板，具有电路基板2。电路基板2，能够采用树脂基板、陶瓷基板、玻璃基板等由各种材料构成的基板。作为树脂基板，使用一般的多层镀铜膜叠层板(多层印刷布线板)等。在电路基板2的下表面侧，形成软焊料凸起等外部连接端子3。另外，在成为电路基板2的元件安装面的上表面侧，设置例如通过内层布线(未图示)与外部连接端子3电连接的电极部4。该电极部4成为引线键合部。
在上述的电路基板2的安装面(上面)上，通过第1粘接剂层6粘接第1半导体元件5。第1粘接剂层6，采用一般的小片粘接材(小片粘接薄膜等)。设在第1半导体元件5的上表面侧的第1电极焊盘，经由第1键合引线7与电路基板2的电极部4电连接。在第1半导体元件5上，例如采用第2粘接剂层9粘接与其同形状的第2半导体元件8。
用于粘接第1半导体元件5和第2半导体元件8的第2粘接剂层9，如图2所示，具有由配置在第1半导体元件5侧的第1层10和配置在第2半导体元件侧的第2层11形成的2层结构。上述第1层10和第2层11，除用同一材料即同一粘接剂用树脂材料形成之外，具有不同的弹性率。第1层10和第2层11，基于这样的弹性率，软化或熔融温度有所不同。具体是，第1层10用第2半导体元件8的粘接时的温度软化或熔融，第2层11相对于粘接时的温度维持层形状。
即，第2粘接剂层9上的第1层10，用第2半导体元件8的粘接时的温度软化或熔融，起到作为粘接剂的作用。另外，第2层11，相对于第2半导体元件8的粘接时的温度维持层形状，起到作为绝缘层的作用，防止发生伴随第2半导体元件8和第1键合引线7的接触的绝缘不良或短路等。这样的2层结构的第2粘接剂层9的形成材料，采用相同的粘接剂用树脂材料，例如环氧树脂这样的热硬化性的绝缘树脂材料。2层结构的第2粘接剂层9，例如可通过使形成第1层10和第2层11时的热硬化性树脂清漆的干燥温度或干燥时间不同来获得。
2层结构的粘接剂层9，例如按以下制作。首先，如图3(a)所示，在将环氧树脂清漆(A步骤)涂敷在成为支持体的薄膜基体材料12上后，例如在150℃使该涂敷层干燥，形成半硬化状态(B步骤)的第2层11。接着，在第2层11上，再次涂敷相同的环氧树脂清漆(A步骤)，例如在130℃使该涂敷层干燥，形成半硬化状态(B步骤)的第1层10。这样的2层结构的粘接剂层9，被用作在将第2半导体元件8粘接在第1半导体元件5上时的粘接剂薄膜。此外，2层结构的粘接剂层9也可以直接形成在第2半导体元件8的背面上。
如上所述，通过用不同的温度干燥环氧树脂清漆，能够形成弹性率进而软化或熔融温度不同的第1层10和第2层11。具体是，在用大于等于第1层10的干燥温度(大于等于130℃)且低于第2层11的干燥温度(低于150℃)的温度加热时，第2层11维持层形状，而只有第1层10软化或熔融。因而，通过将第2半导体元件8的粘接时的温度设定在上述的温度范围(例如大于等于130℃且小于150℃)，除能够维持第2层11的层形状，起到作为绝缘层的作用外，还能够使第1层10软化或熔融，使其起到良好地作为粘接剂的作用。
另外，代替上述的环氧树脂清漆的干燥温度的控制，通过使涂敷环氧树脂清漆后的干燥时间不同，也能够得到具有第1层10和第2层11的2层结构的粘接剂层9。在此种情况下，在将例如环氧树脂清漆(A步骤)涂敷在成为支持体的薄膜基体材料12上后，例如用预定的温度使该涂敷层干燥，形成半硬化状态(B步骤)的第2层11。接着，在第2层11上，再次涂敷环氧树脂清漆(A步骤)，用与第2层11相同的温度且用比第2层11短的时间使该涂敷层干燥。这样也能够得到弹性率进而软化或熔融温度不同的第1层10和第2层11。
采用2层结构的粘接剂层9粘接在第1半导体元件5上的第2半导体元件8，在设在其上表面侧的第2电极焊盘上连接第2键合引线13，进而通过第2键合引线13，与电路基板2的电极部4电连接。另外，通过采用例如环氧树脂这样的密封树脂14密封叠层、配置在电路基板2上的第1半导体元件5及第2半导体元件8，构成叠层型多芯片封装体结构的半导体器件1。
另外，在图1中，说明了叠层2个半导体元件5、8的结构，但是半导体元件的叠层数并不局限于此，当然也可以是3个或3个以上。在叠层3个或3个以上的半导体元件，构成半导体器件的情况下，半导体元件间的粘接，采用2层结构的粘接剂层，即采用具有用半导体元件的粘接时的温度软化或熔融的第1层和维持层形状的第2层的粘接剂层。
上述的第1实施方式的半导体器件1，例如可按以下制作。关于半导体器件1的制造工序，参照图4说明。如图4(a)所示，在电路基板2上，采用第1粘接剂层6粘接第1半导体元件5。接着，实施引线键合工序，用第1键合引线7电连接电路基板2的电极部4和第1半导体元件5的电极焊盘。然后，如图4(b)所示，将粘接搭载有第1半导体元件5的电路基板2载置在加热台21上。
另外，在第2半导体元件8的下表面侧，粘附基于图3所示的制造工序等制作的2层结构的粘接剂层(2层结构的粘接剂薄膜)9。此时，2层结构的粘接剂层9，以将第2层11即相对于粘接时的温度维持层形状的第2层11配置在第2半导体元件8侧的方式粘附。第1层10以与第1半导体元件5相接的方式配置。用安装工具22保持这样粘附2层结构的粘接剂层9的第2半导体元件8。安装工具22，例如具有半导体元件8的吸附保持单元和加热机构。另外，2层结构的粘接剂层9，也可以在第2半导体元件8的下面，依次涂敷热硬化性树脂清漆等地形成。
接着，如图4(c)所示，在与第1半导体元件5位置对准后，使保持在安装工具22上的第2半导体元件8下降，使第2粘接剂层9与第1半导体元件5接触，同时采用加热台21及安装工具22中的至少一方，加热第2粘接剂层9。此时的加热温度，设为大于等于第1层10的干燥温度且小于第2层11的干燥温度。在如上所述用150℃干燥第2层11，用130℃干燥第1层10的情况下，将第2粘接剂层9的加热温度(第2半导体元件8的粘接时的温度)，设为例如140±5℃。
在用上述的温度加热第2粘接剂层9的情况下，第1层10软化或熔融，起到作为粘接第1半导体元件5和第2半导体元件8的粘接剂的作用。此外，由于第1层10在加热时软化或熔融，因此第1键合引线7进入到第1层10内。由此，能够防止第1键合引线7因压坏而产生变形或连接不良等。另外，由于第2层11相对于上述的加热温度维持层形状，起到作为绝缘层的作用，因此能够防止进入到第1层10内的第1键合引线7与第2半导体元件8接触。由此，能够有效地防止发生伴随第1键合引线7与第2半导体元件8的接触的绝缘不良或短路等。
在2层结构的粘接剂层9中，第1层10的厚度根据第1键合引线7的高度适宜设定。例如，在第1键合引线7的高度(第1半导体元件5上的最大高度)为60±15μm的情况下，优选用加热温度软化或熔融的第1层10的厚度为例如75±15μm。另外，相对于加热温度维持层形状的第2层11的厚度，只要能够得到作为绝缘层的功能就可以，例如优选设定在10μm左右。如果第2层11的厚度太厚，则阻碍半导体器件1的薄型化。
在采用2层结构的粘接剂层9，将第2半导体元件8粘接在第1半导体元件5上后，实施引线键合工序，用第2键合引线13电连接电路基板2的电极部4和第2半导体元件8的电极焊盘。其后，通过实施外部连接端子3的形成工序、利用密封树脂14的树脂密封工序等，得到叠层型多芯片封装体结构的半导体器件1。
如上所述，通过采用弹性率不同的2层结构的粘接剂层9，除能够防止第1键合引线7的变形或连接不良，以及第1键合引线7和第2半导体元件8的接触等外，还能够在第1半导体元件5上良好且低成本地粘接第2半导体元件8。此外，由于用同一材料形成2层结构的粘接剂层9，因此在第2半导体元件8的粘接工序后，不会产生层间剥离等，进而能够抑制粘接所需的制造工时或制造成本的增加。
即，在以往的采用绝缘层和粘接剂层的叠层结构中，因绝缘层和粘接剂层的热膨胀率差异等，导致层间剥离等，但在用同一材料形成的2层结构的粘接剂层9中，不会因热膨胀率差异等而产生层间剥离。进而，通过采用2层结构的粘接剂层9，粘接第1半导体元件5和第2半导体元件8，由于粘接工序本身能够取为与以往的采用1层结构的小片粘接薄膜的粘接工序相同，因此不会导致粘接所需的制造工时或制造成本的增加。即，能够削减以往的形成绝缘层所需的工时或成本。
此外，由于用具有作为绝缘层的功能的第2层11，防止第1键合引线7和第2半导体元件8的接触，因此能够将第2粘接剂层9的厚度，设定在可不使第1键合引线7变形地收进第1层10的范围内。因而，与通过衬垫设定第1半导体元件和第2半导体元件之间的间隔的以往的叠层型半导体器件相比，能够谋求半导体器件1的薄型化。即，能够实现薄型化和可靠性的提高两立的叠层型多芯片封装体结构的半导体器件1。
在上述的实施方式中，按具有作为粘接剂的功能的第1层10的厚度，预定从第1半导体元件5到具有作为绝缘层的功能的第2层11的距离，换句话讲，即为配置第1键合引线7的部分高度，但是，例如，如图5所示，也可以在不用于连接第1半导体元件5的电极焊盘上形成柱状凸起23，预定第1半导体元件5及第2半导体元件8间的距离。由此，能够更可靠地防止第2层11与第1键合引线7的接触造成的损伤或变形等。
图5所示的半导体器件1，在不用于连接第1半导体元件5的电极焊盘，即非连接焊盘上，形成由金属材料或树脂材料等构成的柱状凸起23。柱状凸起23的高度，设定为高于第1键合引线7的高度。第2半导体元件8，由于柱状凸起23具有作为衬垫的功能，因此不会由此向下下降。因而，能够防止第1键合引线7与第2层11接触，能够更可靠地防止第1键合引线7的损伤或变形等。柱状凸起23也可以形成在1处，但优选设置在通过第1半导体元件5的重心的3处或3处以上。
柱状凸起23，对于用1层结构的粘接剂层粘接第1半导体元件和第2半导体元件的半导体器件也有效。图6是表示用1层结构的粘接剂层24粘接有第1半导体元件5和第2半导体元件8的半导体器件。在这样的半导体器件中，在第1半导体元件5的非连接焊盘上，形成柱状凸起23。柱状凸起23的高度设定为大于第1键合引线7的高度。因而，能够防止第1键合引线7与第2层11的接触。
接着，参照图7及图8说明根据本发明的第2实施方式的半导体器件。图7是表示根据第2实施方式的半导体器件的简要构成的俯视图，图8是其剖面图。另外，对于与所述第1实施方式相同的部分，附加同一符号，并部分省略其说明。
图7及图8所示的半导体器件30，与所述的第1实施方式同样，通过第1粘接剂层6将第1半导体元件5粘接在电路基板2上。第1半导体元件5的电极焊盘，通过第1键合引线7与电路基板2的电极部4电连接。在第1半导体元件5上，采用具有第1层10和第2层11的2层结构的粘接剂层9，粘接第2半导体元件8。第2半导体元件8的电极焊盘，通过第2键合引线13与电路基板2的电极部4电连接。
第2半导体元件8，相对于第1半导体元件5偏置地配置。因而，相当于第2半导体元件8的引线键合部的两端部，从第1半导体元件5的外周向外侧突出。由于在这些突出部31的下侧不存在第1半导体元件5，因此原样不变地在第2半导体无件8的下方，具体是突出部31的下方形成中空部。如果对具有这样的突出部31的第2半导体元件8的电极焊盘实施引线键合，由于第2半导体元件8因键合时的负荷挠曲，因此存在在第2半导体元件8上产生裂纹等，或产生键合不良等的问题。
因此，在本实施方式的半导体器件30中，在第2半导体元件8的突出部31和电路基板2之间的空间内，通过用粘接第2半导体元件8时的加热温度(粘接时的温度)软化或熔融2层结构的粘接剂层9上的第1层10来填充。即，为了不在突出部31的下方产生中空部，将用加热温度软化或熔融的第1层10的一部分充填到第2半导体元件8的突出部31的下方。由此，由于在第2半导体元件8的突出部31的下方，存在构成第1层10的粘接剂树脂，所以在引线键合时第2半导体元件8不挠曲，能够防止第2半导体元件8发生裂纹或键合不良等。
上述的第2实施方式的半导体器件30，例如可按以下制作。另外，对于与根据第1实施方式形成的半导体器件1的制造工序相同的部分，省略部分说明。首先，如图9(a)所示，将粘接搭载有第1半导体元件5的电路基板2，放置在加热台21上。另外，用安装工具22保持在下表面侧粘附有2层结构的粘接剂层9的第2半导体元件8。另外，2层结构的粘接剂层9，也可以通过在第2半导体元件8的下面依次涂敷热硬化性树脂清漆而形成。
在粘附在第2半导体元件8的下面的2层结构的粘接剂层9上，相对于加热温度可维持层形状的第2层11的厚度，与第1实施方式同样，只要是能够得到作为绝缘层的功能的厚度(例如10μm)就可以。另外，第1层10不只是粘接第1半导体元件5和第2半导体元件8，需要设定成能够供给可以充分充填第2半导体元件8的突出部31的下方的绝缘树脂的厚度。但是，如果构成第1层10的粘接剂树脂(绝缘树脂)的量过多，第1层10就会从第2半导体元件8的外周部突出，出现不妥当。
因此，2层结构的粘接剂层9上的第1层10，即用加热温度软化或熔融的粘接剂树脂层10的厚度，考虑第1半导体元件5和第2半导体元件8的粘接所需的量、和第2半导体元件8的突出部31的下方(中空部)的充填所需的量而设定。例如，如图10所示，在第2半导体元件8的宽度W2为10mm(整体形状为10×10mm)，突出部31的宽度(中空量)为xmm，第1半导体元件5的宽度W1为(10-2x)mm，台阶差(从基板2表面到第1半导体元件5的上面的高度)为0.2mm的情况下，充填中空量为xmm的突出部31下方的中空部所需的第1层10的厚度，例如，如图11所示。
下面，如图9(b)所示，在与第1半导体元件5位置对准后，降下保持在安装工具22上的第2半导体元件8，用适度的压力，使第2粘接剂层9与第1半导体元件5接触，同时采用加热台21及安装工具22中的至少一方，加热第2粘接剂层9。此时的加热温度，与第1实施方式同样，设为大于等于第1层10的干燥温度且小于第2层11的干燥温度。在该加压、加热工序中，由于按如上所述控制2层结构的粘接剂层9上的第1层10的厚度，因此不会使第1层10由第2半导体元件8的外周部突出，能够用构成第1层10的粘接剂树脂(绝缘树脂)，良好地充填第2半导体元件8的突出部31下方的中空部。
在将第2半导体元件8粘接在第1半导体元件5上，同时用粘接剂树脂(绝缘树脂)充填第2半导体元件8的突出部31下方的中空部后，用第2键合引线13，电连接电路基板2的电极部4和第2半导体元件8的电极焊盘。此时，由于在相当于第2半导体元件8的引线键合部的突出部31下方，埋入粘接剂树脂，所以能够防止引线键合时的第2半导体元件8的挠曲。因而，能够大幅度抑制因键合时的负荷在第2半导体元件8产生的裂纹或键合不良等。然后，与第1实施方式同样，通过实施外部连接端子的形成工序、利用密封树脂的密封工序等，得到叠层型多芯片封装体结构的半导体器件30。
根据上述的第2实施方式的半导体器件30，与第1实施方式同样，除能够良好且低成本地粘接第1半导体元件5及第2半导体元件8外，能够大幅度抑制起因于第2半导体元件8的偏置配置的第2半导体元件8的裂纹或键合不良等。另外，这样的构成及效果不只局限于偏置地配置第2半导体元件8的情况，例如，如图12及图13所示，在第1半导体元件5上配置形状比其大的第2半导体元件8的情况下，也有效地发挥作用。
图12及图13所示的半导体器件30，在第1半导体元件5上，采用2层结构的粘接剂层9粘接形状比其大的第2半导体元件8。因而，相当于第2半导体元件8的引线键合部的外周部，由第1半导体元件5的外周向外侧突出。这些突出部31下方的中空部，分别通过用粘接第2半导体元件8时的加热温度(粘接时的温度)软化或熔融2层结构的粘接剂层9上的第1层10被充填。因而，由于在第2半导体元件8的突出部31的下方，存在构成第1层10的粘接剂树脂，所以在引线键合时第2半导体元件8不挠曲，能够防止第2半导体元件8发生裂纹或键合不良等。
接着，参照图14及图15说明根据本发明的第3实施方式的半导体器件。图14是表示根据第3实施方式的半导体器件的简要构成的俯视图，图15是其剖面图。另外，对于与所述第1及第2实施方式相同的部分，附加同一符号，并部分省略其说明。
图14及图15所示的半导体器件40，与所述第1及第2实施方式同样，通过第1粘接剂层6，将第1半导体元件5粘接在电路基板2上。第1半导体元件5的电极焊盘，通过第1键合引线7与电路基板2的电极部4电连接。在第1半导体元件5上，通过第2粘接剂层41粘接第2半导体元件8。第2半导体元件8的电极焊盘，通过第2键合引线13与电路基板2的电极部4电连接。
将第2半导体元件8粘接在第1半导体元件5上的第2粘接剂层41，且有相对于粘接时的温度(加热温度)可维持固态状态的绝缘性填料42，该绝缘性填料42具有作为保持第1半导体元件5及第2半导体元件8间的距离的衬垫的功能。因而，除能够防止第1键合引线7的变形或连接不良、以及第1键合引线7和第2半导体元件8的接触等外，还能够良好且低成本地在第1半导体元件5上粘接第2半导体元件8。
配置在第2粘接剂层41内的绝缘性填料42，例如由相对于粘接第2半导体元件8时的温度(加热温度)能维持耐热性和形状的、具有强度(形状维持功能)的绝缘性树脂构成，其具体的材料不特别限定。作为绝缘性填料42的具体的构成材料，可列举聚酰亚胺树脂、硅树脂、丙烯酸类树脂、氨基甲酸乙酯树脂等热硬化性树脂。采用具有由这样的绝缘性树脂构成的绝缘性填料42的粘接剂树脂(环氧树脂等)，将第2半导体元件8粘接在第1半导体元件5上。
进而，相对于第1半导体元件5偏置地配置第2半导体元件8。因而，相当于第2半导体元件8的引线键合部的两端部，从第1半导体元件5的外周向外侧突出。在这些突出部31的下方，通过用粘接第2半导体元件8时的加热温度(粘接时的温度)软化或熔融第2粘接剂层41来填充。即，以使不在突出部31的下方产生中空部地，向第2半导体元件8的突出部31的下方，充填用加热温度软化或熔融的第2粘接剂层41的一部分。第2粘接剂层41的厚度，与第2实施方式同样，优选根据中空部的充填量适宜设定。
根据上述的第3实施方式的半导体器件40，与第1及第2实施方式同样，除能够良好且低成本地粘接第1半导体元件5及第2半导体元件8间外，还能够大幅度抑制起因于第2半导体元件8的偏置配置的第2半导体元件8的裂纹或键合不良等。这样的构成及效果，与第2实施方式同样，在第1半导体元件上配置形状比其大的第2半导体元件的情况下，也有效地发挥作用。
图16、17是表示根据本发明的第4实施方式的半导体器件的简要构成的俯视、剖面图。该图所示的半导体器件(半导体封装体)101，作为元件安装基板，具有电路基板102。电路基板102，能够采用树脂基板、陶瓷基板、玻璃基板等由各种材料构成的基板。作为树脂基板，使用一般的多层镀铜膜叠层板(多层印刷布线板)等。在电路基板102的下表面侧，形成软焊料凸起等外部连接端子103。另外，在成为电路基板102的元件安装面的上表面侧，设置例如通过内层布线(未图示)与外部连接端子103电连接的电极部104。该电极部104成为引线键合部。
在电路基板102的安装面(上面)上，通过第1粘接剂层106粘接第1半导体元件105。第1粘接剂层106，采用一般的小片粘接材料(小片粘接薄膜等)。设在第1半导体元件105的上表面侧的第1电极焊盘，经由第1键合引线107与电路基板102的电极部104电连接。在第1半导体元件105上，通过第2粘接剂层109粘接比其形状大的第2半导体元件108。第2粘接剂层109，与第1粘接剂层106同样，采用一般的小片粘接材料(小片粘接薄膜等)。
如上所述，由于第2半导体元件108具有比第1半导体元件105大的形状，因此相当于第2半导体元件108的引线键合部的外周部，由第1半导体元件105的外周向外侧突出。由于在相当于第2半导体元件108的外周部的突出部110的下侧不存在第1半导体元件105，因此照原样地形成第2半导体元件108的突出部110向中空部突出的状态。如果对具有这样的突出部110的第2半导体元件108的电极焊盘实施引线键合，由于第2半导体元件108因键合时的负荷挠曲，因此存在在第2半导体元件108上产生裂纹等，或产生键合不良等的问题。
因此，在本实施方式的半导体器件101中，在第2半导体元件108的突出部110的下方，预先设置绝缘性柱状体111。即，第2半导体元件108的突出部110，由设在电路基板102的预定位置上的绝缘性柱状体111支持。在该实施方式的半导体器件101中，各突出部110，由多个例如3个绝缘性柱状体111支持在第2半导体元件108的每一边上。配设在第2半导体元件108的各边的每一边上的绝缘性柱状体111的数量也可以是1个，但从提高刚性，并使叠层时或连接时的负荷分散的角度考虑，优选，由多个绝缘性柱状体111支持在第2半导体元件108的每边上。
支持突出部110的绝缘性柱状体111，至少由绝缘性树脂等绝缘材料构成与第2半导体元件108的搭接部。图16所示的半导体器件101中的绝缘性柱状体111，是通过柱状涂敷例如环氧树脂、聚酰亚胺树脂、硅树脂、丙烯酸类树脂等热硬化性树脂形成的。此外，也可以根据绝缘性柱状体111的高度，例如，如图18所示，重叠形成多个树脂柱112。由此，能够减小绝缘性柱状体111的高度的偏差等。重叠的树脂柱112的个数，可根据绝缘性柱状体111的高度和成为树脂柱112的形成材料的树脂组成物的粘度等适宜设定。图18是表示依次涂敷形成3个树脂柱112的状态。
此外，在谋求提高绝缘性柱状体111的成型性或强度等方面，例如，如图19所示，也可以在绝缘性柱状体111的内部配置加强材料113。加强材料113，可采用例如绝缘性树脂成型体或绝缘性无机物(玻璃或陶瓷等)、或金属部件等。具有这样的加强材料113的绝缘性柱状体111，首先在电路基板2上形成下部树脂层114，在其上配置加强材料113，然后形成成为与第2半导体元件108的搭接部的上部树脂层115，这样进行制作。通过在绝缘性柱状体111的内部配置加强材料113，能够减小绝缘性柱状体111的高度的偏差等，并且通过提高强度或硬度，进一步易于引线键合。
此外，如图20所示，也可以预先采用高粘度的树脂组成物，设置阻挡框116，在其内部形成绝缘性柱状体111。通过在绝缘性柱状体111的外周设置阻挡框116，即使是比较高的绝缘性柱状体111，也能够良好地形成，此外还能够抑制绝缘性柱状体111的叠层时或连接时的倒塌等。另外，由于能够抑制形成绝缘性柱状体111时的树脂材料向平面方向的扩展，因此能够防止树脂附着到在电路基板102上的电极部104上等。
搭载在第1半导体元件105上的第2半导体元件108，在设在其上表面侧的第2电极焊盘上连接第2键合引线117，进而通过第2键合引线117与电路基板102的电极部4电连接。在对第2半导体元件108实施引线键合时，由于第2半导体元件108的突出部110，由设在电路基板102上的绝缘性柱状体111支持，因此能够抑制引线键合时的负荷造成的第2半导体元件108的挠曲。由此，能够有效地防止因第2半导体元件108挠曲而发生的裂纹或键合不良(连接不良)等。进而，来能够防止起因于第2半导体元件108的挠曲的第1键合引线107的变形或连接不良等。
然后，通过采用例如环氧树脂这样的密封树脂118，密封叠层、配置在电路基板102上的第1半导体元件105及第2半导体元件108，构成叠层型多芯片封装体结构的半导体器件101。另外，在图16中，说明了叠层2个半导体元件105、108的结构，但是半导体元件的叠层数并不局限于此，当然也可以是3个或3个以上。即使在叠层3个或3个以上的半导体元件构成半导体器件的情况下，通过分别由绝缘性柱状体支持第2段或第2段以上的半导体元件的突出部，也能够有效地防止发生元件裂纹或键合不良等。
上述的第4实施方式的半导体器件101，例如可按以下制作。关于半导体器件101的制造工序，参照图21说明。首先，如图21(a)所示，在电路基板102上，采用第1粘接剂层106粘接第1半导体元件105。接着，实施引线键合工序，用第1键合引线107电连接电路基板102的电极部104和第1半导体元件105的电极焊盘。
接着，如图21(b)所示，在粘接搭载有第1半导体元件105的电路基板102的预定的位置上形成绝缘性柱状体111。绝缘性柱状体111，如上所述，通过柱状涂敷环氧树脂等热硬化性树脂而形成。绝缘性柱状体111，如图18所示，也可以以重叠多个树脂柱的方式形成。此外，也可以采用具有图19或图20所示结构的绝缘性柱状体111。无论采用哪种结构，都至少由绝缘性树脂形成与第2半导体元件108的搭接部。进而，在第1半导体元件105上，载置成为第2粘接剂层109的小片粘接材料等。
接着，如图21(c)所示，在第1半导体元件105上位置对准地配置第2半导体元件108后，用适度的加压力使第2半导体元件108与第1半导体元件105接触，同时加热第2粘接剂层109，将第2半导体元件108粘接在第1半导体元件105上。此时，第2半导体元件108的突出部110与绝缘性柱状体111接触，粘接突出部110和绝缘性柱状体111。这样，用绝缘性柱状体111支持第2半导体元件108的突出部110。
然后，如图21(d)所示，对第2半导体元件108实施引线键合工序，用第2键合引线117电连接电路基板102的电极部104和第2半导体元件108的电极焊盘。此时，第2半导体元件108的突出部110，由绝缘性柱状体111支持，由于能够抑制引线键合时的负荷造成的第2半导体元件108的挠曲，因此能够有效地防止第2半导体元件108的裂纹或键合不良，或第1键合引线107的变形或连接不良等。另外，通过实施外部连接端子103的形成工序、利用密封树脂118的树脂密封工序等，可得到叠层型多芯片封装体结构的半导体器件101。
如上所述，通过由绝缘性柱状体111支持第2半导体元件108的突出部110，能够有效地防止起因于突出部110的元件裂纹或键合引线的连接不良等。此外，由于扩大连接条件即负荷或超声波输出的选择范围，因此能够更好地对第2半导体元件108实施引线键合。进而，由于绝缘性柱状体111也不阻碍半导体器件101的薄型化或小型化等，因此在上段侧上叠层比下段侧的半导体元件105大的半导体元件108的情况下，能够实现小型、薄型且可靠性优异的叠层型多芯片封装体结构的半导体器件1。
接着，关于根据本发明的第5实施方式的半导体器件，参照图22、图23及图24进行说明。图22是表示根据第5实施方式的半导体器件的简要构成的俯视图，图23是从其正面方向看的剖面图，图24是从侧面方向看的剖面图。另外，对于与前述第4实施方式相同的部分，附加同一符号，并部分省略其说明。
图22、图23及图24所示的半导体器件120，与前述第1实施方式同样，通过第1粘接剂层122，将第1半导体元件121粘接在电路基板102上。第1半导体元件121的电极焊盘，通过第1键合引线123，与电路基板102的电极部104电连接。在第1半导体元件121上，通过第2粘接剂层125，粘接形状比其小的第2半导体元件124。第2半导体元件124的电极焊盘，通过第2键合引线126，与电路基板102的电极部104电连接。
在第2半导体元件124上，通过第3粘接剂层128，粘接第3半导体元件127。第3半导体元件127的电极焊盘，通过第3键合引线129，与电路基板102的电极部104电连接。在第1粘接剂层122、第2粘接剂层125和第3粘接剂层128上，与上述的第4实施方式同样，采用通常的小片粘接材料。此处，相对于第2半导体元件121偏置地配置第3半导体元件127。因而，相当于第3半导体元件127的引线键合部的端部，由第2半导体元件124的外周向外侧突出。
该第3半导体元件127的突出部130，与上述的第1实施方式同样，由设在电路基板102上的绝缘性柱状体111支持。在该实施方式中，由3个绝缘性柱状体111支持突出部130。关于绝缘性柱状体111，与上述的第4实施方式同样，能够采用柱状涂敷环氧树脂等热硬化型树脂形成的、以重叠多个树脂柱的方式形成的、以及具有图19或图20所示的结构的等多种形态。另外，虽省略了图示，但叠层、配置在电路基板102上的第1半导体元件121、第2半导体元件124及第3半导体元件127，用环氧树脂等密封树脂密封，由此构成叠层型多芯片封装体结构的半导体器件120。
在上述的第5实施方式的半导体器件120中，由于用绝缘性柱状体111，支持配置在第2半导体元件124上的第3半导体元件127，即相对于第2半导体元件124偏置的第3半导体元件127的突出部130，所以能够有效地防止起因于突出部130的元件裂纹或键合引线的连接不良等。因而，即使在相对于下段侧的半导体元件124偏置地在上段侧上叠层半导体元件127的情况下，也能够实现小型、薄型且可靠性优异的叠层型多芯片封装体结构的半导体器件120。
此处，在图22～图24所示的半导体器件120中，表示通过第2半导体元件124，在第1半导体元件121上搭载有第3半导体元件127的构成，但在代替第2半导体元件124，配置衬垫芯片的情况下，也能够采用相同的构成。此外，不局限于3段叠层半导体元件(包括衬垫芯片)的情况，即使在2段叠层半导体元件或4段或4段以上叠层半导体元件的情况下，通过用绝缘型柱状体支持第2段或第2段以上的半导体元件的突出部，也能够有效地防止元件裂纹或键合不良等的发生。
另外，本发明并不局限于上述的实施方式，能够用于叠层搭载多个半导体元件的各种半导体器件。对于这样的半导体器件，也包括在本发明内。此外，本发明的实施方式，在本发明的技术思想的范围内，能够扩展或变更，该扩展或变更后的实施方式也包括在本发明的技术范围内。

Claims (7)

1.一种半导体器件，其特征在于，具备：
具有电极部的基板；
第1半导体元件，具有通过第1键合引线连接在所述电极部上的第1电极焊盘并且粘接在所述基板上；以及
第2半导体元件，具有通过第2键合引线连接在所述电极部上的第2电极焊盘并且通过粘接剂层粘接到所述第1半导体元件上，并具有从所述第1半导体元件的外周向外侧突出的部分；
所述粘接剂层含有起保持所述第1半导体元件与所述第2半导体元件之间的距离的衬垫作用的绝缘性填料，并且所述第2半导体元件的突出部分和所述基板之间，通过以所述第2半导体元件的粘接时的温度软化或熔融的所述粘接剂层来填充。
2.如权利要求1所述的半导体器件，其特征在于：
所述绝缘性填料相对于粘接时的温度维持固态状态。
3.一种半导体器件，其特征在于，具备：
具有电极部的基板；
第1半导体元件，具有通过第1键合引线连接在所述电极部上的第1电极焊盘并且搭载在所述基板上；以及
第2半导体元件，具有通过第2键合引线连接在所述电极部上的第2电极焊盘并且搭载在所述第1半导体元件上，且具有从所述第1半导体元件的外周向外侧突出的部分；
所述第2半导体元件的突出部分，由在所述基板上位于所述第2半导体元件的突出部分的下方的、以与所述第1半导体元件分离的方式设置的绝缘性柱状体支持。
4.如权利要求3所述的半导体器件，其特征在于：
所述绝缘性柱状体，至少与所述第2半导体元件的接触部由绝缘性树脂构成。
5.如权利要求3所述的半导体器件，其特征在于：
所述绝缘性柱状体在其内部配置有加强材料。
6.如权利要求3所述的半导体器件，其特征在于：
在所述绝缘性柱状体的外周部设置有阻挡框。
7.如权利要求3所述的半导体器件，其特征在于：
所述第2半导体元件比所述第1半导体元件大，或者偏置搭载在所述第1半导体元件上。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103923573A (zh) * 2013-01-10 2014-07-16 日东电工株式会社 胶粘薄膜、切割/芯片接合薄膜、半导体装置的制造方法及半导体装置
CN104726032A (zh) * 2013-12-24 2015-06-24 日东电工株式会社 粘接薄膜、切割/芯片接合薄膜、半导体装置的制造方法以及半导体装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4719042B2 (ja) 2006-03-16 2011-07-06 株式会社東芝 半導体装置の製造方法
JP5437111B2 (ja) * 2010-03-01 2014-03-12 日東電工株式会社 ダイボンドフィルム、ダイシング・ダイボンドフィルム及び半導体装置
JP5840479B2 (ja) * 2011-12-20 2016-01-06 株式会社東芝 半導体装置およびその製造方法
US9418971B2 (en) * 2012-11-08 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure including a thermal isolation material and method of forming the same
JP6373811B2 (ja) * 2015-09-08 2018-08-15 東芝メモリ株式会社 半導体装置の製造方法および製造装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1270417A (zh) * 1999-04-14 2000-10-18 夏普公司 半导体器件及其制造方法
US6157080A (en) * 1997-11-06 2000-12-05 Sharp Kabushiki Kaisha Semiconductor device using a chip scale package

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6157080A (en) * 1997-11-06 2000-12-05 Sharp Kabushiki Kaisha Semiconductor device using a chip scale package
CN1270417A (zh) * 1999-04-14 2000-10-18 夏普公司 半导体器件及其制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103923573A (zh) * 2013-01-10 2014-07-16 日东电工株式会社 胶粘薄膜、切割/芯片接合薄膜、半导体装置的制造方法及半导体装置
CN103923573B (zh) * 2013-01-10 2019-07-12 日东电工株式会社 胶粘薄膜、切割/芯片接合薄膜、半导体装置的制造方法及半导体装置
CN104726032A (zh) * 2013-12-24 2015-06-24 日东电工株式会社 粘接薄膜、切割/芯片接合薄膜、半导体装置的制造方法以及半导体装置
CN104726032B (zh) * 2013-12-24 2020-08-11 日东电工株式会社 粘接薄膜、切割/芯片接合薄膜、半导体装置的制造方法以及半导体装置

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