CN101276790A - 薄膜晶体管阵列基板与液晶显示面板的制作方法 - Google Patents

Abstract

本发明公开了一种薄膜晶体管阵列基板与液晶显示面板的制作方法，该薄膜晶体管阵列基板的制作方法，整合了光传感器的制作，在透明导电层与金属电极之间形成光敏介电层，以感测外界光线。由于光传感器采用透明导电层做为一电极，因此外界光线可直接通过透明导电层照射光敏介电层，大幅增加光传感器的感光面积，并提升其光感测效能。此外，光敏介电层的另一侧为金属电极，因此可有效阻挡背光源直接照射光敏介电层，避免噪声影响。

Description

薄膜晶体管阵列基板与液晶显示面板的制作方法

技术领域

本发明是有关于一种薄膜晶体管阵列基板的制作方法，且特别是有关于一种整合了光传感器的薄膜晶体管阵列基板的制作方法。

背景技术

随着液晶与电浆显示器的普及化，平面显示器除了观赏影像之外，已经变成所谓的「多媒体平台(Multimedia Board)」。整合于平面显示器内的环境光线(Ambient Light)感测功能为目前显示技术的一种新提案，其主要是在平面显示器中内建光传感器，藉以检测环境光线的强弱。

目前常见的环境光线感测技术是藉由低温多晶硅(Low TemperaturePoly-Silicon；LTPS)工艺形成p-i-n(正掺杂/未掺杂/负掺杂)光传感器于显示面板的玻璃基板上。然而，因为工艺限制，此藉由LTPS技术所制作的p-i-n光传感器会因为多晶硅薄膜厚度不足，而导致量子效应(Quantum Effect，即光电转换效率)不佳。此外，背光源所发出的光线会通过玻璃基板直接照射p-i-n光传感器，而影响p-i-n光传感器的感光特性，使得感光信号的信噪比(Signal toNoise Ratio；SNR)降低，造成量测结果失真。

发明内容

本发明关于一种整合了光传感器的薄膜晶体管阵列基板的制作方法，其光传感器具有较大的感光面积与光感测效能。

本发明另关于一种整合了光传感器的薄膜晶体管阵列基板的制作方法，其可有效隔绝背光源对光传感器的照射，使得光传感器具有较为精准的量测效果。

为具体描述本发明的内容，在此提出一种薄膜晶体管阵列基板的制作方法。首先，提供一基板，其具有一显示区与一感测区。并且，形成一图案化半导体层于基板上，其中图案化半导体层包括位于显示区内的一半导体区块与一第一储存电极。接着，对半导体区块与第一储存电极进行离子掺杂，其中每一半导体区块内形成有一源极掺杂区、一漏极掺杂区以及位于源极掺杂区与漏极掺杂区之间的一通道区。然后，形成一栅绝缘层于基板上，使其覆盖半导体区块与第一储存电极。接着，形成一第一图案化金属层于栅绝缘层上，其中第一图案化金属层包括对应于通道区的多个栅极以及对应于第一储存电极的多个第二储存电极。然后，形成一层间介电层于栅绝缘层上，以覆盖第一图案化金属层。之后，形成多个第一介层窗于层间介电层与栅绝缘层中，其中第一介层窗分别暴露出所对应的源极掺杂区、漏极掺杂区及第一储存电极。接着，形成一第二图案化金属层于层间介电层上，其中第二图案化金属层包括多个接触金属插塞、多个连接金属线以及一第一感测电极。每一栅极与所对应的半导体区块构成一显示薄膜晶体管，而每一接触金属插塞藉由所对应的第一介层窗耦接到所对应的显示薄膜晶体管的源极掺杂区或漏极掺杂区。此外，每一第一储存电极、该栅绝缘层以及所对应的第二储存电极构成一储存电容，而每一连接金属线藉由所对应的第一介层窗中的接触金属插塞将所对应的储存电容耦接到所对应的显示薄膜晶体管。然后，形成一光敏介电层于第一感测电极上，并且形成一保护层于层间介电层上，以覆盖第二图案化金属层与光敏介电层。接着，形成多个第二介层窗以及一开孔于保护层中，其中第二介层窗分别暴露出所对应的连接金属线，而开孔暴露出光敏介电层。之后，形成一图案化透明导电层于保护层上，其中图案化透明导电层包括多个像素电极以及一第二感测电极。每一像素电极藉由所对应的第二介层窗耦接到所对应的接触金属插塞，而第二感测电极藉由开口堆栈于光敏介电层上。

在本发明之一实施例中，上述对半导体区块与第一储存电极进行离子掺杂包括分别对第一储存电极进行第一导电型掺杂以及对半导体区块进行第二导电型掺杂，其中该第一导电型掺杂与该第二导电型掺杂分别为P型离子掺杂与N型离子掺杂。

在本发明之一实施例中，上述对半导体区块进行第二离子掺杂的步骤是在形成第一图案化金属层的步骤之后，以藉由栅极作为罩幕，对其所暴露的源极掺杂区与漏极掺杂区进行离子掺杂。

在本发明之一实施例中，上述的薄膜晶体管阵列基板的制作方法更包括在对每一半导体区块进行离子掺杂而形成源极掺杂区、漏极掺杂区及通道区之后，对每一半导体区块进行浅离子掺杂，以在源极掺杂区与通道区之间形成一源极浅掺杂区，并在漏极掺杂区与通道区之间形成一漏极浅掺杂区。

在本发明之一实施例中，上述的基板更具有一***电路区，且在形成显示区内的显示薄膜晶体管时，更同时形成多个周边薄膜晶体管于***电路区内。

在此另提出一种薄膜晶体管阵列基板的制作方法。首先，提供一基板，其具有一显示区与一感测区，且显示区内已形成有至少一显示薄膜晶体管与至少一储存电容，每一显示薄膜晶体管耦接至所对应的储存电容，基板上形成有一层间介电层，覆盖显示薄膜晶体管与储存电容。然后，形成多个第一介层窗于层间介电层中，以暴露出每一显示薄膜晶体管的一源极掺杂区与一漏极掺杂区以及每一储存电容的一储存电极。接着，形成一第二图案化金属层于层间介电层上，其中第二图案化金属层包括多个接触金属插塞、多个连接金属线以及一第一感测电极。每一接触金属插塞藉由所对应的第一介层窗耦接到所对应的显示薄膜晶体管的源极掺杂区或漏极掺杂区。此外，每一连接金属线藉由所对应的第一介层窗将所对应的储存电容耦接到所对应的显示薄膜晶体管。然后，形成一光敏介电层于第一感测电极上，并且形成一保护层于层间介电层上，以覆盖第二图案化金属层与光敏介电层。之后，形成多个第二介层窗以及一开孔于保护层中，其中第二介层窗分别暴露出所对应的接触金属插塞，而开孔暴露出光敏介电层。接着，形成一图案化透明导电层于保护层上，其中图案化透明导电层包括多个像素电极以及一第二感测电极，每一像素电极藉由所对应的第二介层窗耦接到所对应的接触金属插塞，而第二感测电极藉由开口与光敏介电层接触。

在上述的另一种薄膜晶体管阵列基板的制作方法中，基板更可具有一***电路区，其内具有多个周边薄膜晶体管，而后续形成的层间介电层更覆盖周边薄膜晶体管。

在本发明之一实施例中，上述各种制作方法所形成的光敏介电层包括一富硅介电层。

在本发明之一实施例中，上述形成光敏介电层的方法包括进行化学气相沉积工艺形成富硅介电层，接着进行准分子激光退火工艺，以形成一硅纳米晶粒(Silicon Nanocrystal)介电层于第一感测电极上。

本发明将光传感器的制作整合于薄膜晶体管阵列基板的工艺中，在透明导电层与金属电极之间形成光敏介电层，以感测外界光线。其中，由于光敏介电层的一侧为透明导电层，因此外界光线可直接通过透明导电层照射光敏介电层，大幅增加光传感器的感光面积，并提升其光感测效能。此外，光敏介电层的另一侧为金属电极，因此可有效阻挡背光源直接照射光敏介电层，避免可能的噪声影响。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举实施例，并配合所附图式，作详细说明如下。

附图说明

图1为依据本发明之一实施例的一种整合了光传感器的液晶显示面板的布局；

图2为图1的液晶显示面板可能的剖面结构示意图；

图3为依据本发明之一实施例的一种薄膜晶体管阵列基板；

图4A～4J依序绘示本发明之一实施例的一种薄膜晶体管阵列基板的工艺；

图5为本发明所形成的一种光传感器在实际操作时，其光强度相对于光电流的特性曲线；

图6为依据本发明的一实施例的一种液晶显示面板，实施对环境光线的感测的***架构。

【主要组件符号说明】

100：液晶显示面板

110：显示区

120：周边电路区

130：感测区

210：上基板

220：下基板

230：彩色滤光单元

240：像素结构

250：液晶层

260：光传感器

270：框胶

280、290：偏光片

300：薄膜晶体管阵列基板

302：显示区

304：周边电路区

306：感测区

310：显示薄膜晶体管

312：栅极

314：半导体层

314a：源极掺杂区

314b：漏极掺杂区

314c：通道区

314d：源极浅掺杂区

314e：漏极浅掺杂区

316：接触金属插塞

320：储存电容

322、324：储存电极

326：连接金属线

330：栅绝缘层

340：层间介电层

350：保护层

360：像素电极

370：周边薄膜晶体管

372：栅极

374：半导体层

376：接触金属插塞

380：光传感器

382、386：感测电极

384：光敏介电层

402：显示区

404：周边电路区

406：感测区

410：基板

420：多晶硅层

422：半导体区块

422a：源极掺杂区

422b：漏极掺杂区

422d：源极浅掺杂区

422e：漏极浅掺杂区

422c：通道区

424、444：储存电极

426：半导体区块

426a：源极掺杂区

426b：漏极掺杂区

426c：通道区

430：栅绝缘层

440：金属层

442、446：栅极

450：层间介电层

452：介层窗

454：氮化硅层

456：氧化硅层

460：金属层

462、466：接触金属插塞

464：连接金属线

468、494：感测电极

470：光敏介电层

480：保护层

482：介层窗

484：开孔

490：透明导电层

492：像素电极

510：显示薄膜晶体管

520：储存电容

530：周边薄膜晶体管

540：光传感器

610：液晶显示面板

612：显示区

614：光传感器

620：感测信号

630：控制器

640：控制信号

650：背光源

660：控制信号

710：图案化罩幕

720：图案化罩幕

具体实施方式

请参考图1，其绘示依据本发明之一实施例的一种整合了光传感器的液晶显示面板的布局。如图1所示，液晶显示面板100至少具有一显示区110以及位于显示区110***的一周边电路区120与一感测区130。显示区110内具有多个像素单元，以显示一图框画面。周边电路区120内配置可能的驱动组件，如扫描驱动器(Scan Driver)或数据驱动器(Data Driver)等。感测区130则用以配置光传感器，藉以检测环境光线的强弱，并据以调节显示器背光源(Back-light)的亮度，达到省电的效果。同时，藉由检测环境光线的强弱，也可以自动调节液晶显示面板的亮度和对比度，不仅能减缓高亮度和反光带来的眼睛疲劳，还能降低液晶显示面板的能量消耗。

本实施例选择在显示区110以外的区域设置感测区130，用以配置光传感器。然而，在本发明的其它实施例中，在框胶内紧邻于显示区的***区域还可能存在一拟像素区(dummy pixel region)。此时，也可以选择将光传感器配置于此拟像素区内，且其并不会影响到其它正常显示区域中的像素显示效果。

图2进一步绘示图1的液晶显示面板的剖面结构示意图。如图2所示，液晶显示面板100具有上基板210及下基板220，其中上基板210上例如形成有多个彩色滤光单元230，而下基板220上例如形成有多个像素结构240。此外，液晶层250被框胶270密封于上基板210与下基板220之间，而偏光片280与290分别贴附于上基板210与下基板220的外侧表面。如同图1所绘示者，本实施例将光传感器260的制作整合于下基板220的工艺中，并将光传感器260配置于显示区110(参照图1)以外的感测区域。

上述实施例所提及的下基板220及其上可能存在的组件可被称为一薄膜晶体管阵列基板，特别是，一低温多晶硅薄膜晶体管阵列基板，其中藉由低温多晶硅技术可在基板上形成薄膜晶体管所需的半导体层。下文将以低温多晶硅薄膜晶体管阵列基板为例，来说明本发明将光传感器整合于薄膜晶体管阵列基板之工艺的相关技术内容。

图3绘示依据本发明之一实施例的一种薄膜晶体管阵列基板，其中为使图式表达较为简明，数量可能为多个的组件在图3中可能仅绘示一个来表示。

请参考图3，薄膜晶体管阵列基板300至少划分有显示区302、周边电路区304以及感测区306。显示区302内具有阵列排列的显示薄膜晶体管310，且在可能的情况下，显示区302内的显示薄膜晶体管310会结合一储存电容320，以提供较佳的显示效果。显示薄膜晶体管310主要包括栅极312、半导体层314等组件，其中半导体层314的材质可为多晶硅(polysilicon)，或是其它半导体材料，且半导体层314中更形成有源极掺杂区314a、通道区314c、漏极掺杂区314b，以及可选择性地制作源极浅掺杂区314d与漏极浅掺杂区314e。其中，源极掺杂区314a与漏极掺杂区314b可依电性需求，彼此互换其命名，源极浅掺杂区314d与漏极浅掺杂区314e亦同。栅绝缘层330覆盖半导体层314，栅绝缘层330由介电材料所构成，而栅极312位于通道区314c上方的栅绝缘层330上。此外，储存电容320的储存电极322与半导体层314同样为多晶硅材质，且栅绝缘层330同样覆盖储存电极322。储存电容320的储存电极324则位于储存电极322上方的栅绝缘层330上，其中储存电极324与栅极312相同为金属材质。

请再参考图3，层间介电层340位于栅绝缘层330上，并覆盖薄膜晶体管310的栅极312与储存电容320的储存电极324。接触金属插塞(contact metalplug)316穿过层间介电层340与栅绝缘层330而耦接到所对应的源极掺杂区314a与漏极掺杂区314b。连接金属线326经由接触金属插塞316穿过层间介电层340与栅绝缘层330，而将储存电容320电性耦接到薄膜晶体管310。如图3所示，储存电极322经由连接金属线326电性连接至漏极掺杂区314b。此外，层间介电层340上还配置有保护层350，其覆盖接触金属插塞316。保护层350上方还具有像素电极360，其穿过保护层350向下电性耦接到显示薄膜晶体管310。

请再参考图3，周边电路区304中例如具有P型薄膜晶体管、N型薄膜晶体管或CMOS晶体管等组件。本实施例所揭示的多晶硅薄膜晶体管阵列基板300的一个特色便是在于显示区302与周边电路区304的组件可以整合于相同的工艺中制作。例如，周边电路区304中的周边薄膜晶体管370可以与显示区302中的显示薄膜晶体管310同时制作，而形成栅极372、半导体层374、接触金属插塞376等。进一步而言，半导体层374与半导体层314例如是由相同的多晶硅材料层图案化而成，栅极372与栅极312例如是由相同的金属层图案化而成，而接触金属插塞376则与接触金属插塞316以及连接金属线326采用相同的工艺步骤与金属材质来制作。

请再参考图3，本实施例在感测区306中形成光传感器380，其包括位于层间介电层340上的感测电极382、位于感测电极382上的光敏介电层384，以及穿过保护层350而与光敏介电层384接触的感测电极386。感测电极382可电性连接信号读出电路，例如是设置在***电路区304，用以读出光敏介电层384所感测到的光强度。在本实施例中，感测电极382与显示薄膜晶体管310的栅极312例如是由相同的金属层图案化而成，而感测电极386与像素电极360例如是由相同的透明导电层图案化而成。此外，光敏介电层384例如是富硅介电层，其制作上采用化学气相沉积工艺形成，利用工艺气体比例控制，达到过量的硅含量，使硅含量超过正当化学比例(化学当量)，而形成富硅介电层。此外，还可进一步选择性地搭配准分子激光退火工艺在富硅介电层中形成硅纳米晶粒，粒径介于0.5至200纳米(nm)，藉以形成硅纳米晶粒(SiliconNanocrystal)介电层，以得到较佳的电性与光感测效果。实际适用的材质例如可为富硅氧化硅(silicon rich oxide；SiO_X)、富硅氮化硅(silicon rich nitride；SiNy)或富硅氮氧化硅(silicon rich oxynitride；SiOxNy)等，其中x介于0.01至2之间，y介于0.01至1.33之间。本发明并不限于上述材质，亦可选用其它富硅化合物替代。

为进一步说明本发明的技术内容，下文更搭配图示来说明本发明的薄膜晶体管阵列基板的制作方法。

请参考图4A～4J，其依序绘示本发明之一实施例的一种薄膜晶体管阵列基板的工艺。

首先，如图4A所示，提供基板410，并且在基板410上形成图案化的半导体层。基板410例如是玻璃基板或是塑料基板，其上至少划分一显示区402、一周边电路区404以及一感测区406，相关配置如上文所述。图案化的半导体层例如是多晶硅层420，可由非晶硅材料层经准分子激光退火工艺而形成，且多晶硅层420在图案化后形成位于显示区402内的半导体区块422与储存电极424，以及位于周边电路区404内的半导体区块426。

接着，如图4B所示，在基板410上形成一图案化罩幕710，并且对该图案化罩幕710所暴露的多晶硅层420进行第一导电型掺杂，例如是P型(P+)离子掺杂。更详细而言，图案化罩幕710暴露出储存电极424与局部的半导体区块426，藉由P+离子掺杂可使储存电极424具有导电性，并且在半导体区块426中形成源极掺杂区426a、漏极掺杂区426b以及通道区426c。

接着，如图4C所示，形成一栅绝缘层430于基板410上，使其覆盖半导体区块426与储存电极424，栅绝缘层430由介电材料所构成。并且，如图4D所示，在栅绝缘层430上形成一金属层440，并对金属层440进行图案化，而形成栅极442、储存电极444以与门极446。此时，被图案化后的金属层440上仍然保留有图案化罩幕720。因此，可藉由剩余的图案化罩幕720与金属层440做为罩幕来进行第二导电型掺杂，例如是N型(N+)离子掺杂，而在栅极442所暴露的半导体区块422中形成源极掺杂区422a以及漏极掺杂区422b。此时，若仅需对显示区402的半导体区块426进行掺杂，可选择性地使用金属屏蔽(shielding mask)(未图标)，遮蔽显示区402以外的区域。

然后，如图4E所示，对剩余的图案化罩幕720进行等向蚀刻，并且进一步藉由图案化罩幕720移除部份的金属层440。此时，被蚀刻后的栅极442会进一步暴露出部份未被掺杂的半导体区块422，之后再对被暴露的半导体区块422进行N型(N-)浅离子掺杂，而在半导体区块422中形成如图4E所示的源极浅掺杂区422d以及漏极浅掺杂区422e，并且定义出通道区422c，以在源极掺杂区422a与通道区422c之间形成源极浅掺杂区422d，并在漏极掺杂区422b与通道区422c之间形成漏极浅掺杂区422e。

接着，如图4F所示，移除剩余的图案化罩幕720，在栅绝缘层430上形成一层间介电层450，以覆盖金属层440。并且，形成多个介层窗452于层间介电层440与栅绝缘层430中，以分别暴露出所对应的源极掺杂区422a与426a、漏极掺杂区422b与426b，以及储存电极424。值得一提的是，此处的层间介电层450的组成依据实际需求可以是单层或是多层结构。更详细而言，层间介电层450的材质可依后续形成的光敏介电层的材质而调整。以本实施例所绘示的层间介电层450为例，其是由上层的氮化硅层(silicon nitride；Si₃N₄)454与下层的氧化硅层(silicon oxide；SiO₂)456所组成，此时后续形成的光敏介电层的材质便可以采用富硅氧化硅(SiOx)，选用与氮化硅材料有较佳之蚀刻选择比的材料。再则，若层间介电层450为单层的氧化硅层，则后续形成的光敏介电层便可以采用与氧化硅材料有较佳之蚀刻选择比的富硅氮化硅(SiNy)作为材料。

然后，如图4G所示，在层间介电层450上形成一金属层460，而且填入介层窗452，而形成接触金属插塞462与466，并对金属层460进行图案化，例如进行微影与蚀刻工艺，形成连接金属线464以及感测电极468。金属层460之材质除了金属之外，亦可使用其它的导电材质，或者使用迭层。栅极442与所对应的半导体区块422构成一显示薄膜晶体管510，而接触金属插塞462藉由所对应的介层窗452耦接到所对应的显示薄膜晶体管510的源极掺杂区422a或漏极掺杂区422b。储存电极424、栅绝缘层430以及储存电极444构成一储存电容520，而连接金属线464藉由所对应的第一介层窗452与其内的接触金属插塞462，将所对应的储存电容520电性耦接到所对应的显示薄膜晶体管510，如图所示储存电极424经由连接金属线464电性连接至漏极掺杂区422b。此外，位于周边电路区404内的栅极446与所对应的半导体区块426构成一周边薄膜晶体管530，而接触金属插塞466藉由所对应的介层窗452耦接到所对应的周边薄膜晶体管530的源极掺杂区426a或漏极掺杂区426b。

接着，如图4H所示，形成一光敏介电层470于感测电极468上。形成使光敏介电层470的方法例如是藉由电浆加强型化学气相沉积工艺形成富硅介电层，例如是富硅氧化硅层、富硅氮化硅层或富硅氮氧化硅层，或是其它富硅材料层。此外，也可选择性进一步对所形成的材料层进行准分子激光退火工艺或者是加热退火工艺，以形成具有较佳之电性与光感测特性的硅纳米晶粒介电层。

然后，如图4I所示，形成一保护层480于层间介电层450上，以覆盖金属层460与光敏介电层470，保护层480例如可选用有机材料层，可兼作为平坦层。并且，形成多个介层窗482以及一开孔484于保护层480中，其中介层窗482分别暴露出所对应的连接金属线464或接触金属插塞462或466，而开孔484暴露出光敏介电层470。

之后，如图4J所示，形成一透明导电层490于保护层480上，并对透明导电层490进行图案化，以形成像素电极492以及一感测电极494。透明导电层490之材质例如是铟锡氧化物(ITO)、铟锌氧化物(IZO)或是其它透明导电材质。其中像素电极492藉由所对应的介层窗482耦接到所对应的金属连接线464或接触金属插塞462，而感测电极494藉由开口484堆栈于光敏介电层470上，而与光敏介电层470接触。如此，由感测电极494、光敏介电层470以及感测电极468便可形成光传感器540，用以感测环境的光线变化。其中，由于光传感器540的感测电极494为透明导电层，因此外界光线可直接通过感测电极494照射光敏介电层470。在制作上，有助于大幅增加光传感器540的感光面积，并提升其光感测效能。此外，由于感测电极494为金属电极，因此可有效阻挡背光源直接照射光敏介电层470，以避免可能的噪声影响。

上述实施例是采用七道CMOS(互补式掺杂薄膜晶体管)的光罩工艺搭配一道制作光敏介电层的光罩工艺为例来进行说明，其中显示薄膜晶体管可为N型掺杂薄膜晶体管(NMOS)，而***薄膜晶体管则可为P型掺杂薄膜晶体管(PMOS)。然而，在不脱离本发明的范围内，前述七道CMOS的光罩工艺以及显示薄膜晶体管与***薄膜晶体管的掺杂型态可视实际状况加以变更。例如，CMOS的光罩工艺可全部使用PMOS或是全部使用NMOS的光罩工艺取代。

举例而言，本发明之一变化实施例也可以选择在进行图4B所示的P型离子掺杂之前，先对显示薄膜晶体管的半导体层进行N型离子掺杂，此时相对地需要额外增加一道光罩工艺来定义N型离子掺杂的区域，而成为总共八道CMOS光罩工艺搭配一道制作光敏介电层的光罩工艺的制作方法。

另外，本发明的另一变化实施例也可以将图4E所示的自我对准型的N型浅离子掺杂改为在前述八道CMOS光罩工艺中的N型离子掺杂之后实施。此时，相对地将需要再增加一道光罩工艺来定义N型浅离子掺杂的区域，而成为总共九道CMOS光罩工艺搭配一道制作光敏介电层的光罩工艺的制作方法。

再者，虽然前述实施例的显示薄膜晶体管是以N型掺杂薄膜晶体管为例，而***薄膜晶体管是以P型掺杂薄膜晶体管为例，但实际上，两者的掺杂型态可以互相交换为P型离子掺杂与N型离子掺杂。此外，前述储存电容的下电极也可以改为采用N型离子掺杂来制作。

图5绘示本发明所形成之一种光传感器在实际操作时，其光强度相对于光电流的特性曲线。在此举例的实施例中，经测试的光传感器，其上电极的材质为铟锡氧化物，下电极为钛/铝/钛的金属层，在上电极与下电极之间施加3伏特的偏压的条件下，可以发现其光电流与光强度大致呈理想的线性关系。换言之，本发明的光传感器确实是可以被实际应用的。

图6绘示依据本发明之一实施例的一种液晶显示面板，实施对环境光线的感测的***架构。如图6所示，液晶显示面板610具有显示区612，且光传感器614配置于显示区612外。运作时，光传感器614接收环境光线，并对应输出感测信号620至控制器630。控制器630接收感测信号620之后，可选择对应输出控制信号640至背光源650，以调节背光源的亮度，达到省电的效果。此外，控制器630也可以选择对应输出控制信号660至液晶显示面板610，以依据环境光线的强弱，自动调节液晶显示面板610显示的亮度和对比度，当然也可以同时输出控制信号640与控制信号660。如此，有助于减缓高亮度和反光造成的眼睛疲劳，也能降低液晶显示面板610的能量消耗。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (16)

1.一种薄膜晶体管阵列基板的制作方法，其特征在于，包括：

提供一基板，该基板至少具有一显示区与一感测区；

形成一图案化半导体层于该基板上，其中该图案化半导体层包括位于该显示区内的一半导体区块与一第一储存电极；

对该半导体区块与该第一储存电极进行一离子掺杂工艺，其中该半导体区块内形成有一源极掺杂区、一漏极掺杂区以及位于该源极掺杂区与该漏极掺杂区之间的一通道区；

形成一栅绝缘层于该基板上，并覆盖该半导体区块与该第一储存电极；

形成一第一图案化金属层于该栅绝缘层上，其中该第一图案化金属层包括对应于该通道区的一栅极以及对应于该第一储存电极的一第二储存电极；

形成一层间介电层于该栅绝缘层上，并覆盖该第一图案化金属层；

形成多个第一介层窗于该层间介电层与该栅绝缘层中，其中该些第一介层窗分别暴露出所对应的该源极掺杂区、该漏极掺杂区及该第一储存电极；

形成一第二图案化金属层于该层间介电层上，并且填入该些第一介层窗中，其中该第二图案化金属层包括至少一连接金属线以及一第一感测电极，该第一储存电极经由该连接金属线电性连接至该漏极掺杂区；

形成一光敏介电层于该第一感测电极上；

形成一保护层于该层间介电层上，以覆盖该第二图案化金属层与该光敏介电层；

形成多个第二介层窗以及一开孔于该保护层中，其中该些第二介层窗分别暴露出所对应的该连接金属线，而该开孔暴露出该光敏介电层；以及

形成一图案化透明导电层于该保护层上，并填入该些第二介层窗与该开孔中，其中该图案化透明导电层包括一像素电极以及一第二感测电极，该像素电极藉由所对应的该第二介层窗耦接到所对应的该连接金属线，而该第二感测电极藉由该开口堆栈于该光敏介电层上。

2.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，对该半导体区块与该第一储存电极进行离子掺杂包括分别对该些第一储存电极进行第一导电型掺杂以及对该些半导体区块进行第二导电型掺杂，其中该第一导电型掺杂与该第二导电型掺杂分别为P型离子掺杂与N型离子掺杂。

3.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，对该些半导体区块进行离子掺杂的步骤是在形成第一图案化金属层的步骤之后，以藉由该栅极作为罩幕，对其所暴露的该源极掺杂区与该漏极掺杂区进行离子掺杂。

4.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，更包括在对每一半导体区块进行离子掺杂而形成该源极掺杂区、该漏极掺杂区及该通道区之后，缩小该栅极并以该栅极作为罩幕，对每一半导体区块进行浅离子掺杂，以在该源极掺杂区与该通道区之间形成一源极浅掺杂区，并在该漏极掺杂区与该通道区之间形成一漏极浅掺杂区。

5.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，该基板更具有一***电路区，且在形成该显示区内的该些显示薄膜晶体管时，更同时形成多个周边薄膜晶体管于该***电路区内。

6.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，该光敏介电层包括一富硅介电层。

7.如权利要求1所述的薄膜晶体管阵列基板的制作方法，其特征在于，该富硅介电层的材质包括富硅氧化硅、富硅氮化硅、富硅氮氧化硅及其组合。

8.如权利要求6所述的薄膜晶体管阵列基板的制作方法，其特征在于，形成该富硅介电层的方法包括进行化学气相沉积工艺。

9.如权利要求6所述的薄膜晶体管阵列基板的制作方法，其特征在于，更包括进行一准分子激光退火工艺，以该富硅介电层形成一硅纳米晶粒介电层。

10.一种薄膜晶体管阵列基板的制作方法，其特征在于，包括：

提供一基板，该基板具有一显示区与一感测区，且该显示区内已形成有至少一显示薄膜晶体管与至少一储存电容，其中该显示薄膜晶体管对应该储存电容，且该基板上形成有一层间介电层，以覆盖该些显示薄膜晶体管与该些储存电容；

形成一图案化金属层于该层间介电层上，其中该图案化金属层包括至少一连接金属线以及一第一感测电极，该储存电容经由该连接金属线电性连接至该显示薄膜晶体管；

形成一光敏介电层于该第一感测电极上；

形成一保护层于该层间介电层上，以覆盖该图案化金属层与该光敏介电层；

形成至少一介层窗以及一开孔于该保护层中，其中该介层窗分别暴露出所对应的该连接金属线，而该开孔暴露出该光敏介电层；以及

形成一图案化透明导电层于该保护层上，并填入该介层窗与该开孔中，其中该图案化透明导电层包括一像素电极以及一第二感测电极，该像素电极藉由所对应的该介层窗耦接到所对应的该连接金属线，而该第二感测电极藉由该开口堆栈于光敏介电层上。

11.如权利要求10所述的薄膜晶体管阵列基板的制作方法，其特征在于，该基板更具有一***电路区，且该***电路区内具有至少一周边薄膜晶体管，而后续形成的该层间介电层更覆盖该些周边薄膜晶体管。

12.如权利要求10所述的薄膜晶体管阵列基板的制作方法，其特征在于，该光敏介电层包括一富硅介电层。

13.如权利要求12所述的薄膜晶体管阵列基板的制作方法，其特征在于，该富硅介电层之材质包括富硅氧化硅、富硅氮化硅、富硅氮氧化硅及其组合。

14.如权利要求12所述的薄膜晶体管阵列基板的制作方法，其特征在于，形成该富硅介电层的方法包括进行化学气相沉积工艺。

15.如权利要求12所述的薄膜晶体管阵列基板的制作方法，其特征在于，更包括进行一准分子激光退火工艺，以该富硅介电层形成一硅纳米晶粒介电层。

16.一种液晶显示面板的制作方法，其特征在于，包括：

提供一第一基板，该第一基板具有一显示区与一感测区，且该显示区内已形成有至少一显示薄膜晶体管与至少一储存电容，其中该显示薄膜晶体管对应该储存电容，且该第一基板上形成有一层间介电层，以覆盖该些显示薄膜晶体管与该些储存电容；

形成一图案化金属层于该层间介电层上，其中该图案化金属层包括至少一连接金属线以及一第一感测电极，该储存电容经由该连接金属线电性连接至该显示薄膜晶体管；

形成一光敏介电层于该第一感测电极上；

形成一保护层于该层间介电层上，以覆盖该图案化金属层与该光敏介电层；

形成至少一介层窗以及一开孔于该保护层中，其中该介层窗分别暴露出所对应的该连接金属线，而该开孔暴露出该光敏介电层；

形成一图案化透明导电层于该保护层上，并填入该介层窗与该开孔中，其中该图案化透明导电层包括一像素电极以及一第二感测电极，该像素电极藉由所对应的该介层窗耦接到所对应的该连接金属线，而该第二感测电极藉由该开口堆栈于光敏介电层上；以及

将一第二基板跟该第一基板组装，并在该第一基版与该第二基板之间注入一液晶层。

Images