CN101261409B - 多域垂直配向型像素结构及其制造方法 - Google Patents

Abstract

本发明公开了一种多域垂直配向型像素结构，其包括有源元件、图案化像素电极与存储电容器。其中，有源元件配置于基板上，而图案化像素电极会与有源元件电性连接。此外，图案化像素电极具有主狭缝。上述的存储电容器配置于基板上且位于主狭缝内，且存储电容器电性连接至有源元件。

Description

多域垂直配向型像素结构及其制造方法

技术领域

本发明是有关于一种多域垂直配向型像素结构及其制造方法，且特别是有关于一种高开口率的多域垂直配向型像素结构及其制造方法。

背景技术

现今社会多媒体技术相当发达，多半受惠于半导体元件与显示装置的进步。就显示器而言，具有高画质、空间利用效率佳、低消耗功率、无辐射等优越特性的液晶显示器已逐渐成为市场的主流。

为了让液晶显示器有更好的显示品质，目前液晶显示器皆朝向高对比(high contrast ratio)、无灰阶反转(no gray scale inversion)、色偏小(little colorshift)、亮度高(high luminance)、高色饱和度、快速反应与广视角等特性来发展。以广视角技术而言，常见的例如有共平面切换式(in-plane switching，IPS)液晶显示器、扭转向列型(Twisted Nematic，TN)液晶显示器、边际场切换式(fringe field switching)液晶显示器与多域垂直配向式(multi-domainvertically alignment，MVA)液晶显示器等。

图1是已知多域垂直配向型像素结构的示意图。请参考图1，已知的多域垂直配向型像素结构100配置于基板102上，且多域垂直配向型像素结构100适于受扫描线104与数据线106驱动。具体而言，已知的多域垂直配向型像素结构100包括有源元件110、像素电极120、存储电容器(storagecapacitor)130与共用配线140。其中，像素电极120透过接触窗开口C1而与有源元件110电性连接。实务上，开关信号可以透过扫描线104的传递而将有源元件110开启，在有源元件110开启后显示信号可透过数据线106而传递至像素电极120中。

这里要说明的是，像素电极120上具有主狭缝(Main slit)S1以及多个与主狭缝(Main slit)S1连接的细狭缝(Fine slit)S2。具体而言，液晶显示器(未绘示)中位于像素电极120的主狭缝S1与细狭缝S2处的电场方向，可使液晶分子呈现不同方向的倾倒状态，以增加显示画面的可视角。此外，存储电容器130主要是由下电极层132与上电极层134所构成。其中，下电极层132会与横跨过显示区D的共用配线(Common line)140电性连接。值得注意的是，由于下电极层132、上电极层134与共用配线140一般是由金属材料形成。因此，下电极层132、上电极层134与共用配线140会阻挡光线的穿透。换言之，存储电容器130与共用配线140位于显示区D内的面积愈大，则会导致开口率(aperture ratio)愈低，进而影响显示效果，实有改进的必要。

发明内容

有鉴于此，本发明的目的是提供一种多域垂直配向型像素结构，以解决已知像素结构的开口率无法有效提升的问题。

本发明的另一目的是提供一种多域垂直配向型像素结构的制造方法，以制造出高开口率的像素结构。

为达上述或是其他目的，本发明提出一种多域垂直配向型像素结构，其适于配置于基板上。本发明的多域垂直配向型像素结构包括有源元件、图案化像素电极与存储电容器。其中，有源元件配置于基板上，而图案化像素电极会与有源元件电性连接。此外，图案化像素电极具有主狭缝(main-slit)。上述的存储电容器配置于基板上且位于主狭缝内，且存储电容器电性连接至有源元件。

在本发明的一实施例中，上述的存储电容器包括第一电容电极、绝缘层与第二电容电极。其中，第一电容电极对应主狭缝而配置于基板上。此外，绝缘层覆盖第一电容电极，而第二电容电极对应第一电容电极而配置于绝缘层上，且第二电容电极与有源元件电性连接。

在本发明的一实施例中，上述的多域垂直配向型像素结构还包括共用配线，其配置于基板上且与第一电容电极电性连接。

在本发明的一实施例中，上述的图案化像素电极具有多个与主狭缝连接的细狭缝(fine-slit)。

在本发明的一实施例中，上述的第一电容电极可延伸至细狭缝内。

在本发明的一实施例中，上述的第二电容电极可延伸至细狭缝内。

在本发明的一实施例中，上述的存储电容器包括第一电容电极、绝缘层与第二电容电极。其中，第一电容电极对应主狭缝而配置于基板上，且第一电容电极与有源元件电性连接。此外，绝缘层覆盖第一电容电极，而第二电容电极对应第一电容电极而配置于绝缘层上。

在本发明的一实施例中，上述的多域垂直配向型像素结构还包括共用配线，其对应主狭缝而配置于基板上，且与第二电容电极电性连接。

在本发明的一实施例中，上述的图案化像素电极具有多个与主狭缝连接的细狭缝。

在本发明的一实施例中，上述的第一电容电极可延伸至细狭缝内。

在本发明的一实施例中，上述的第二电容电极可延伸至细狭缝内。

本发明提出一种多域垂直配向型像素结构的制造方法，其包括下列步骤：首先，提供一基板，且基板具有有源元件预定区与狭缝预定区。接着，在有源元件预定区内的基板上形成栅极，并在狭缝预定区内的基板上形成第一电容电极。然后，在基板上形成绝缘层，以覆盖栅极与第一电容电极。之后，在栅极上方的绝缘层上形成沟道层。此外，在沟道层上形成源极/漏极，且分别位于栅极的两侧，并在狭缝预定区内的绝缘层上形成第二电容电极，其中第二电容电极对应第一电容电极而形成存储电容器。另外，在基板上形成保护层，以覆盖源极、漏极、部分的沟道层、绝缘层与第二电容电极。接着，在保护层中形成第一接触窗开口，以暴露出漏极。然后，在保护层上形成图案化像素电极，而图案化像素电极可通过第一接触窗开口而与漏极电性连接。其中，图案化像素电极具有对应于狭缝预定区的主狭缝。

在本发明的一实施例中，在形成第一电容电极时还包括在基板上形成一共用配线，且共用配线与第一电容电极电性连接。

在本发明的一实施例中，上述的漏极与第二电容电极为相同膜层。

在本发明的一实施例中，在形成第一接触窗开口时还包括在保护层与绝缘层中形成第二接触窗开口，以暴露出部分的第一电容电极。

在本发明的一实施例中，在形成图案化像素电极时，图案化像素电极可通过第二接触窗开口与第一电容电极电性连接。

在本发明的一实施例中，在形成第二电容电极时还包括于狭缝预定区内的绝缘层上形成一共用配线，且共用配线与第二电容电极为相同膜层。

在本发明的一实施例中，在形成图案化像素电极时还包括在图案化像素电极上且对应于狭缝预定区内，形成多个与主狭缝连接的细狭缝。

在本发明的一实施例中，上述的第一电容电极可延伸至细狭缝内。

在本发明的一实施例中，上述的第二电容电极可延伸至细狭缝内。

由于本发明的多域垂直配向型像素结构的制造方法可将存储电容器形成于图案化像素电极的主狭缝内，因此本发明的多域垂直配向型像素结构可以有效提升开口率。由于本发明的共用配线也可形成于图案化像素电极的主狭缝内，因而能进一步提升开口率。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。

附图说明

图1是已知多域垂直配向型像素结构的示意图。

图2A至图2E是本发明第一实施例的多域垂直配向型像素结构的制造流程剖面示意图。

图3A至图3E是本发明第一实施例的多域垂直配向型像素结构的制造流程局部俯视图。

图4A至图4E是本发明第二实施例的多域垂直配向型像素结构的制造流程剖面示意图。

图5A至图5E是本发明第二实施例的多域垂直配向型像素结构的制造流程局部俯视图。

附图标记说明

100、200、300：多域垂直配向型像素结构

102、202：基板

104、210：扫描线

106、240：数据线

110、250：有源元件

120：像素电极

130、Cst、Cst’：存储电容器

132：下电极层

134：上电极层

140、210b、240b：共用配线

210a、210c：第一电容电极

210G：栅极

220：绝缘层

230：沟道层

232：欧姆接触层

240a：第二电容电极

240S：源极

240D：漏极

260：保护层

270：图案化像素电极

A：有源元件预定区

B：狭缝预定区

C1：接触窗开口

D：显示区

S1：主狭缝

S2：细狭缝

W1：第一接触窗开口

W2：第二接触窗开口

具体实施方式

第一实施例

图2A至图2E是本发明第一实施例的多域垂直配向型像素结构的制造流程剖面示意图，而图3A至图3E是本发明第一实施例的多域垂直配向型像素结构的制造流程局部俯视图。请先参考图2A与图3A，首先，提供基板202，基板202上可划分出有源元件预定区A与狭缝预定区B。接着，于有源元件预定区A内形成栅极210G并于狭缝预定区B内形成第一电容电极210a。此外，图3A所示的扫描线(scan line)210是与栅极210G一同形成，且栅极210G是通过扫描线210延伸出的部分而形成。具体而言，有源元件预定区A是欲形成有源元件的位置，而狭缝预定区B为对应欲形成图案化像素电极的狭缝位置(将详述于后)。这里要说明的是，图3A所示的狭缝预定区B的形状仅为举例说明，在此并不刻意局限。

详细地说，扫描线210、栅极210G与第一电容电极210a可选用物理气相沉积法(PVD)沉积金属材料于基板202上，然后通过一道光掩模工艺对此金属材料进行图案化，即可完成扫描线210、栅极210G与第一电容电极210a的制作。上述的金属材料可选用铜、铝、钼、铬、钛、金、铝合金或钼合金等低阻值材料。此外，在形成第一电容电极210a时还包括在基板202上形成共用配线210b。其中，共用配线210b与第一电容电极210a电性连接，且为同一膜层。

之后，在基板202上全面性地形成绝缘层220(如图2A所示，为了方便说明在图3A中省略了绝缘层220的绘示)，以覆盖扫描线210、栅极210G、第一电容电极210a与共用配线210b。上述绝缘层220的材料可选用氮化硅(SiN)或是以四乙氧基硅烷(TEOS)为反应气体源而形成的氧化硅(SiO)。

接着请同时参考图2B与图3B，在栅极210G上方的绝缘层220上形成沟道层230。一般而言，沟道层230可选用化学气相沉积法(CVD)沉积非晶硅(amorphous silicon)材料于绝缘层220上。然后，通过一道光掩模工艺对沉积于绝缘层220上的非晶硅(amorphous silicon)材料进行图案化，即可完成沟道层230的制作。实务上，为了使沟道层230与金属材料之间的接触阻抗下降更可在形成沟道层230后，进行离子掺杂步骤，以使沟道层230的表面上可形成欧姆接触层232。当然，所属技术领域中普通技术人员应知欧姆接触层232也可透过在上述非晶硅材料上沉积掺杂半导体材料，再通过一道光掩模工艺同时对这两膜层进行图案化，即可一并形成沟道层230与欧姆接触层232。上述两种形成欧姆接触层232的方法，端视工艺需求而定，在此仅用以举例说明并无意局限。

然后请同时参考图2C与图3C，在沟道层230上形成源极240S/漏极240D，并在狭缝预定区B内的绝缘层220上形成第二电容电极240a。其中，源极240S/漏极240D分别位于栅极210G上方的两侧。此外，在形成源极240S、漏极240D与第二电容电极240a时可一并在绝缘层220上形成数据线240，而上述的源极240S可通过数据线240延伸出的部分而形成。

具体而言，上述的栅极210G、源极240S、漏极240D、沟道层230、欧姆接触层232与部分的绝缘层220可形成有源元件250。由图3C可知，第二电容电极240a的外形会对应第一电容电极210a的外形，且位于狭缝预定区B内的第二电容电极240a与第一电容电极210a可构成存储电容器(storagecapacitor)Cst。值得注意的是，第二电容电极240a可通过漏极240D延伸出的部分而形成，意即第二电容电极240a与漏极240D为相同膜层。

之后请同时参考图2D与图3D，在基板202上全面性地形成保护层260，以覆盖数据线240、源极240S、漏极240D、部分的沟道层230、部分的绝缘层220与第二电容电极240a。一般而言，保护层260的材料可选用氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)或聚酰亚胺(polyimide)。接着，在保护层260中形成第一接触窗开口W1，以暴露出漏极240D。

然后请同时参考图2E与图3E，在保护层260上形成图案化像素电极270，而图案化像素电极270的材料可选用铟锡氧化物(ITO)、铟锌氧化物(IZO)或铝锌氧化物(AZO)。详细地说，图案化像素电极270可通过第一接触窗开口W1而与漏极240D电性连接。其中，图案化像素电极270具有对应于狭缝预定区B的主狭缝(main-slit)S1。此外，图案化像素电极270上还可形成多个与主狭缝S1连接的细狭缝(fine-slit)S2。由图3E可知，第一电容电极210a与第二电容电极240a可延伸至细狭缝S2内。当然，所属技术领域中普通技术人员应知细狭缝S2的数目与外形可视需求而作适当调整，在此并无意限定。上述至此，本发明的多域垂直配向型像素结构200的制作大致完成。

这里要特别强调是，由于主狭缝S1与细狭缝S2的区域所对应的显示效果原本就会呈现暗纹，因此本发明的存储电容器Cst的位置刻意形成于图案化像素电极270的主狭缝S1与细狭缝S2内。如此一来，本发明的多域垂直配向型像素结构200便能大幅增加光线穿透的面积，进而提升开口率(aperture ratio)。

以上述的方法所形成的多域垂直配向型像素结构200，如图2E与图3E所示，其适于受扫描线210与数据线240驱动。多域垂直配向型像素结构200包括有源元件250、图案化像素电极270与存储电容器Cst。其中，有源元件250配置于基板202上，而图案化像素电极270会与有源元件250电性连接。此外，图案化像素电极270上具有主狭缝S1，而存储电容器Cst配置于基板202上且位于主狭缝S1内。因而使多域垂直配向型像素结构200能具有良好的开口率。

承上述，存储电容器Cst主要是由第一电容电极210a与第二电容电极240a所构成。其中，第一电容电极210a对应主狭缝S1而配置于基板202上，且第二电容电极240a对应第一电容电极210a而配置于绝缘层220上。换言之，存储电容器Cst可透过第二电容电极240a而与有源元件250电性连接。本发明的图案化像素电极270还可以包括多个与主狭缝S1连接的细狭缝S2。其中，第一电容电极210a与第二电容电极240a可延伸至细狭缝S2内。值得一提的是，如图3E所示的图案化像素电极270的边缘处会与扫描线210与数据线240有部分区域重叠，这可增加图案化像素电极270的面积因而能进一步提升开口率。

第二实施例

本实施例与第一实施例类似，两者主要不同的处在于：本实施例更将共用配线配置于主狭缝内，以进一步提高开口率。图4A至图4E是本发明第二实施例的多域垂直配向型像素结构的制造流程剖面示意图，而图5A至图5E是本发明第二实施例的多域垂直配向型像素结构的制造流程局部俯视图。请先参考图4A与图5A，首先，提供基板202，基板202上可划分出有源元件预定区A与狭缝预定区B。

接着，在有源元件预定区A内形成栅极210G并在狭缝预定区B内形成第一电容电极210c。此外，图5A所示的扫描线210是与栅极210G一同形成，且栅极210G是通过扫描线210延伸出的部分而形成。这里要说明的是，图5A所示狭缝预定区B的形状仅为举例说明，在此并不刻意局限。详细地说，扫描线210、栅极210G与第一电容电极210c可选用物理气相沉积法沉积金属材料于基板202上，然后通过一道光掩模工艺对此金属材料进行图案化，即可完成扫描线210、栅极210G与第一电容电极210c的制作。之后，在基板202上全面性地形成绝缘层220(如图4A所示，为了方便说明在图5A中省略了绝缘层220的绘示)，以覆盖扫描线210、栅极210G与第一电容电极210c。

接着请同时参考图4B与图5B，在栅极210G上方的绝缘层220上形成沟道层230。一般而言，沟道层230可选用化学气相沉积法沉积非晶硅材料于基板202上。然后，通过一道光掩模工艺对沉积于基板202上的非晶硅材料进行图案化，即可完成沟道层230的制作。实务上，为了使沟道层230与金属材料之间的接触阻抗下降更可在形成沟道层230后，进行离子掺杂步骤，以使沟道层230的表面上可形成一欧姆接触层232。当然，所属技术领域中普通技术人员应知欧姆接触层232也可透过在上述非晶硅材料上沉积掺杂半导体材料，再通过一道光掩模工艺同时对这两膜层进行图案化，即可一并形成沟道层230与欧姆接触层232。上述两种形成欧姆接触层232的方法，端视工艺需求而定，在此仅用以举例说明并无意局限。

然后请同时参考图4C与图5C，在沟道层230上形成源极240S/漏极240D，并在狭缝预定区B内的绝缘层220上形成第二电容电极240a。其中，源极240S/漏极240D分别位于栅极210G上方的两侧。此外，在形成源极240S、漏极240D与第二电容电极240a时可一并在绝缘层220上形成数据线240，而上述的源极240S可通过数据线240延伸出的部分而形成。

具体而言，上述的栅极210G、源极240S、漏极240D、沟道层230、欧姆接触层232与部分的绝缘层220可形成有源元件250。由图5C可知，第二电容电极240a的外形会对应第一电容电极210c的外形，且位于狭缝预定区B内的第二电容电极240a与第一电容电极210c可构成存储电容器Cst’。这里要特别说明的是，在形成第二电容电极240a时可一并在狭缝预定区B内形成共用配线240b。此共用配线240b的延伸方向与数据线240的延伸方向大致相同。

之后请同时参考图4D与图5D，在基板202上全面性地形成保护层260，以覆盖数据线240、源极240S、漏极240D、部分的沟道层230、部分的绝缘层220与第二电容电极240a。接着，在保护层260中形成第一接触窗开口W1以暴露出漏极240D，并在保护层260与绝缘层220中形成第二接触窗开口W2以暴露出部分的第一电容电极210c。

然后请同时参考图4E与图5E，在保护层260上形成图案化像素电极270。详细地说，图案化像素电极270可通过第一接触窗开口W1而与漏极240D电性连接。另一方面，图案化像素电极270可透过第二接触窗开口W2而与第一电容电极210c电性连接。详细地说，图案化像素电极270具有对应于狭缝预定区B的主狭缝S1。此外，图案化像素电极270上更可形成多个与主狭缝S1连接的细狭缝S2。由图5E可知，第一电容电极210c与第二电容电极240a可延伸至细狭缝S2内。当然，所属技术领域中普通技术人员应知细狭缝S2的数目与外形可视需求而作适当调整，在此并无意限定。上述至此，本发明的多域垂直配向型像素结构300的制作大致完成。

这里要特别说明的是，由于形成第二电容电极240a时可一并将共用配线240b形成于狭缝预定区B内。如此一来，本发明的多域垂直配向型像素结构300能进一步增加光线穿透的区域，进而有效提升开口率(apertureratio)。

以上述的方法所形成的多域垂直配向型像素结构300如图4E与图5E所示，其适于受扫描线210与数据线240驱动。多域垂直配向型像素结构300包括有源元件250、图案化像素电极270与存储电容器Cst’。其中，有源元件250配置于基板202上，而图案化像素电极270会与有源元件250电性连接。此外，图案化像素电极270上具有主狭缝S1，而存储电容器Cst’配置于基板202上且位于主狭缝S1内。由图5E可知，存储电容器Cst’与共用配线240b皆位于主狭缝S1内，因而能使多域垂直配向型像素结构300有良好的开口率。

承上述，存储电容器Cst’主要是由第一电容电极210c与第二电容电极240a所构成。其中，第一电容电极210c对应主狭缝S1而配置于基板202上，且第二电容电极240a对应第一电容电极210c而配置于绝缘层220上。另一方面，第二电容电极240a会与共用配线240b电性连接。由图4E可知，存储电容器Cst’可依序透过第二接触窗开口W2、图案化像素电极270而电性连接至有源元件250。本发明的图案化像素电极270更可以包括多个与主狭缝S1连接的细狭缝S2。其中，第一电容电极210c与第二电容电极240a可延伸至细狭缝S2内。

综上所述，由于本发明的多域垂直配向型像素结构的制造方法可将存储电容器形成于图案化像素电极的主狭缝与细狭缝内，因此本发明的多域垂直配向型像素结构可以有效提升开口率。由于本发明的共用配线也可形成于图案化像素电极的主狭缝内，因而可使本发明的多域垂直配向型像素结构的开口率能进一步提升。

虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (9)

1.一种多域垂直配向型像素结构，适于配置于基板上，该多域垂直配向型像素结构包括：

有源元件，配置于该基板上；

图案化像素电极，与该有源元件电性连接，其中该图案化像素电极具有主狭缝；以及

存储电容器，配置于该基板上且位于该主狭缝内，且该存储电容器电性连接至该有源元件，

其中该存储电容器包括：

第一电容电极，对应该主狭缝而配置于该基板上；

绝缘层，覆盖该第一电容电极；以及

第二电容电极，对应该第一电容电极而配置于该绝缘层上，且该第二电容电极与该有源元件电性连接。

2.如权利要求1所述的多域垂直配向型像素结构，其中该图案化像素电极具有多个与该主狭缝连接的细狭缝。

3.如权利要求2所述的多域垂直配向型像素结构，其中该第一电容电极延伸至该些细狭缝内。

4.如权利要求2所述的多域垂直配向型像素结构，其中该第二电容电极延伸至该些细狭缝内。

5.一种多域垂直配向型像素结构的制造方法，包括：

提供一基板，具有有源元件预定区与狭缝预定区；

在该有源元件预定区内的该基板上形成栅极，并于该狭缝预定区内的该基板上形成第一电容电极；

在该基板上形成绝缘层，覆盖该栅极与该第一电容电极；

在该栅极上方的绝缘层上形成沟道层；

在该沟道层上形成源极/漏极，且分别位于该栅极的两侧，并在该狭缝预定区内的绝缘层上形成第二电容电极，其中该第二电容电极对应该第一电容电极而形成存储电容器；

在该基板上形成保护层，覆盖该源极、该漏极、部分的该沟道层、该绝缘层与该第二电容电极；

在该保护层中形成第一接触窗开口，以暴露出该漏极；以及

在该保护层上形成图案化像素电极，该图案化像素电极通过该第一接触窗开口而与该漏极电性连接，其中该图案化像素电极具有对应于该狭缝预定区的主狭缝。

6.如权利要求5所述的多域垂直配向型像素结构的制造方法，其中在形成该第一电容电极时，还包括在该基板上形成共用配线，且该共用配线与该第一电容电极电性连接。

7.如权利要求5所述的多域垂直配向型像素结构的制造方法，其中该漏极与该第二电容电极为相同膜层。

8.如权利要求5所述的多域垂直配向型像素结构的制造方法，其中在形成该第一接触窗开口时，还包括在该保护层与该绝缘层中形成第二接触窗开口，以暴露出部分的该第一电容电极。

9.如权利要求5所述的多域垂直配向型像素结构的制造方法，其中在形成该图案化像素电极时还包括在该图案化像素电极上且对应于该狭缝预定区内，形成多个与该主狭缝连接的细狭缝。

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