CN101236940A - 重配置线路层的线路结构 - Google Patents

重配置线路层的线路结构 Download PDF

Info

Publication number
CN101236940A
CN101236940A CNA2008100741817A CN200810074181A CN101236940A CN 101236940 A CN101236940 A CN 101236940A CN A2008100741817 A CNA2008100741817 A CN A2008100741817A CN 200810074181 A CN200810074181 A CN 200810074181A CN 101236940 A CN101236940 A CN 101236940A
Authority
CN
China
Prior art keywords
line
trend
bearing
those
reconfiguration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2008100741817A
Other languages
English (en)
Other versions
CN101236940B (zh
Inventor
陈晓山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Via Technologies Inc
Original Assignee
Via Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Via Technologies Inc filed Critical Via Technologies Inc
Priority to CN2008100741817A priority Critical patent/CN101236940B/zh
Publication of CN101236940A publication Critical patent/CN101236940A/zh
Priority to US12/207,676 priority patent/US7777326B2/en
Application granted granted Critical
Publication of CN101236940B publication Critical patent/CN101236940B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

一种重配置线路层的线路结构，配置于芯片的顶层金属层，且线路结构包括电源走线、多条第一长条状导线、接地走线及多条第二长条状导线。电源走线包括多个第一焊垫及多条第一连接线，其中各第一连接线连接相邻两个第一焊垫。第一长条状导线连接于电源走线。接地走线配置于电源走线的一侧，且接地走线包括多个第二焊垫及多条第二连接线，其中各第二连接线连接相邻两个第二焊垫。第二长条状导线连接于接地走线，而第一长条状导线与第二长条状导线彼此交错配置且互不相交。

Description

重配置线路层的线路结构
技术领域
本发明涉及一种线路结构(routing structure)，尤其涉及一种重配置线路层(re-distribution layer，RDL)的线路结构。
背景技术
在高度信息化社会的今日，多媒体应用的市场不断地急速扩张着。集成电路封装技术亦需配合电子装置的数字化、网路化、区域连接化以及使用人性化的趋势发展。为达成上述的要求，必须强化电子元件的高速处理化、多功能化、集成化、小型轻量化及低价化等多方面的要求，于是集成电路封装技术也跟着朝向微型化、高密度化发展。
所谓集成电路封装密度所指的是单位面积所含有脚位(pin)数目多寡的程度。对于高密度集成电路封装而言，缩短集成电路与封装基材间配线的长度，将有助信号传递速度的提升，因此通过凸块(bump)作为信号传递的倒装芯片封装技术已渐成为高密度封装的主流。
以最常见的引线接合芯片(wire bonding chip)为例，其上的焊垫(bondingpad)通常为周围分布型态(peripheral type)，经由引线电性连结至封装基板上的引线接合垫；而倒装芯片(flip chip)上的焊垫则通常是以阵列方式(arraytype)排列，通过凸块电性连结至封装基板上的凸块接合垫。由于倒装芯片封装技术已渐渐成为主流趋势，故越来越多的产品将改采用倒装芯片技术的方式进行封装。然而，为了封装型态的改变而一并更改既有产品的芯片设计，并不符合经济原则。
因此，发展出焊垫重配置的技术，通过在原来引线接合芯片顶层金属层设置一重配置线路层，将引线接合芯片焊垫的周围分布型态进行重配置，使其成为倒装芯片芯片焊垫的阵列分布的型态，以配置倒装芯片封装所需的凸块。
然而，已知技术的重配置线路层的线路结构将焦点放在如何将电源提供至芯片中的核心电路(core circuit)，而没有考虑到如何减少在线路结构中所产生的噪声(noise)。
发明内容
本发明提供一种重配置线路层的线路结构，能够有效地降低噪声。
本发明提出一种重配置线路层的线路结构，配置于芯片的顶层金属层，且线路结构包括电源走线、多条第一长条状导线、接地走线及多条第二长条状导线。电源走线包括多个第一焊垫及多条第一连接线，其中各第一连接线连接相邻两个第一焊垫。第一长条状导线连接于电源走线。接地走线配置于电源走线的一侧，且接地走线包括多个第二焊垫及多条第二连接线，其中各第二连接线连接相邻两个第二焊垫。第二长条状导线连接于接地走线，而第一长条状导线与第二长条状导线彼此交错配置且互不相交。
依照本发明的一实施例所述，在上述的重配置线路层的线路结构中，第一长条状导线例如是连接于第一焊垫。
依照本发明的一实施例所述，在上述的重配置线路层的线路结构中，第一长条状导线例如是连接于第一连接线。
依照本发明的一实施例所述，在上述的重配置线路层的线路结构中，第二长条状导线例如是连接于第二焊垫。
依照本发明的一实施例所述，在上述的重配置线路层的线路结构中，第二长条状导线例如是连接于第二连接线。
依照本发明的一实施例所述，在上述的重配置线路层的线路结构中，第一长条状导线的延伸方向与电源走线的延伸方向的夹角例如是锐角。
依照本发明的一实施例所述，在上述的重配置线路层的线路结构中，第二长条状导线的延伸方向与接地走线的延伸方向的夹角例如是锐角。
依照本发明的一实施例所述，在上述的重配置线路层的线路结构中，第一长条状导线的延伸方向与电源走线的延伸方向的夹角例如是直角。
依照本发明的一实施例所述，在上述的重配置线路层的线路结构中，第二长条状导线的延伸方向与接地走线的延伸方向的夹角例如是直角。
依照本发明的一实施例所述，在上述的重配置线路层的线路结构中，线路结构的材料例如是金属。
基于上述，由于在本发明所提出的重配置线路层的线路结构中具有交错配置且互不相交的第一长条状导线与第二长条状导线，所以可以大幅地提升去耦合电容(de-coupling capacitor)，因此能够过滤掉线路结构中的噪声，而有效地降低噪声。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。
附图说明
图1所绘示为本发明一实施例的重配置线路层的线路结构的上视图。
图2所绘示为本发明另一实施例的重配置线路层的线路结构的上视图。
主要元件符号说明
100、200：芯片
102、202：线路结构
104、204：电源走线
106、110、206、210：长条状导线
108、208：接地走线
112、120、212、220：焊垫
114、122、214、222：连接线
116、118、124、126、216、218、224、226：延伸方向
θ1、θ2、θ3、θ4：夹角
具体实施方式
图1所绘示为本发明一实施例的重配置线路层的线路结构的上视图。
请参照图1，重配置线路层的线路结构102，配置于芯片100的顶层金属层，可用以将芯片100上的焊垫(未绘示)进行重配置并提供电源至芯片100中的核心电路(未绘示)。
线路结构102包括电源走线104、第一长条状导线106、接地走线108及第二长条状导线110。线路结构102的材料可为任何金属，例如是铜。
电源走线104包括焊垫112及连接线114，其中各连接线114连接相邻两个焊垫112。电源走线104例如是沿着延伸方向116进行延伸。
第一长条状导线106连接于电源走线104。各第一长条状导线106例如是一端连接于焊垫112或连接线114，而另一端沿着延伸方向118进行延伸，且第一长条状导线106彼此之间例如是互为平行排列。其中，第一长条状导线106的延伸方向118与电源走线104的延伸方向116的夹角θ1例如是锐角。
在本实施例中，是以第一长条状导线106同时连接于焊垫112及连接线114为例进行说明，但并不用以限制本发明。本领域技术人员参照本实施例可知，只要第一长条状导线106连接于焊垫112及连接线114的至少一者并与第二长条状导线110交错配置且互不相交，即可达成本发明的增加去耦合电容的功效。
接地走线108配置于电源走线104的一侧，且接地走线108包括多个焊垫120及多条连接线122，其中各连接线122连接相邻两个焊垫120。接地走线108例如是沿着延伸方向124进行延伸。接地走线108的延伸方向124与电源走线104的延伸方向116例如是互相平行。
第二长条状导线110连接于接地走线108，而第一长条状导线106与第二长条状导线110彼此交错配置且互不相交。各第二长条状导线110例如是一端连接于焊垫120或连接线122，而另一端沿着延伸方向126进行延伸，且第二长条状导线110彼此之间例如是互为平行排列。其中，第二长条状导线110的延伸方向126与接地走线108的延伸方向124的夹角θ2例如是锐角。
在本实施例中，是以第二长条状导线110同时连接于焊垫120及连接线122为例进行说明，但并不用以限制本发明。本领域技术人员参照本实施例可知，只要第二长条状导线110连接于焊垫120及连接线122的至少一者并与第一长条状导线106交错配置且互不相交，即可达成本发明的增加去耦合电容的功效。
由上述实施例可知，由于重配置线路层的线路结构102中具有交错配置且互不相交的第一长条状导线106与第二长条状导线110，所以能够大幅地增加去耦合电容，因此可过滤掉线路结构102中的噪声，以有效地降低噪声。
图2所绘示为本发明另一实施例的重配置线路层的线路结构的上视图。
请同时参照图1及图2，重配置线路层的线路结构202配置于芯片200的顶层金属层，且线路结构202包括电源走线204、第一长条状导线206、接地走线208及第二长条状导线210。其中，电源走线204包括焊垫212及连接线214，而接地走线208包括多个焊垫220及多条连接线222。
图2的实施例与图1的实施例最大的差异在于：电源走线204的延伸方向216与第一长条状导线206的延伸方向218的夹角θ3为直角，且接地走线208的延伸方向224与第二长条状导线210的延伸方向226的夹角θ4为直角(请参照图2)；然而，电源走线104的延伸方向116与第一长条状导线106的延伸方向118的夹角θ1为锐角，且接地走线108的延伸方向124与第二长条状导线110的延伸方向126的夹角θ2为锐角。此外，图2的实施例中的其他构件的材料、配置方式及功效与图1的实施例中所揭露的构件大致相同，故于此不再赘述。
基于上述，由于长条状导线206与长条状导线210彼此交错配置且互不相交，所以能够有效地增加去耦合电容，而可过滤掉线路结构202中的噪声，而达到降低噪声的功效。
综上所述，上述实施例至少具有下列优点：
1.通过本发明所提出的重配置线路层的线路结构可大幅地增加去耦合电容。
2.本发明所提出的重配置线路层的线路结构具有降低噪声的功效。
虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围的前提下，可作些许的更动与润饰，因此本发明的保护范围当视所附权利要求所界定者为准。

Claims (10)

1.一种重配置线路层的线路结构，配置于芯片的顶层金属层，且该线路结构包括：
电源走线，包括多个第一焊垫及多条第一连接线，其中各该第一连接线连接相邻两个第一焊垫；
多条第一长条状导线，连接于该电源走线；
接地走线，配置于该电源走线的一侧，且该接地走线包括多个第二焊垫及多条第二连接线，其中各该第二连接线连接相邻两个第二焊垫；以及
多条第二长条状导线，连接于该接地走线，而该些第一长条状导线与该些第二长条状导线彼此交错配置且互不相交。
2.如权利要求1所述的重配置线路层的线路结构，其中该些第一长条状导线包括连接于该些第一焊垫。
3.如权利要求1所述的重配置线路层的线路结构，其中该些第一长条状导线包括连接于该些第一连接线。
4.如权利要求1所述的重配置线路层的线路结构，其中该些第二长条状导线包括连接于该些第二焊垫。
5.如权利要求1所述的重配置线路层的线路结构，其中该些第二长条状导线包括连接于该些第二连接线。
6.如权利要求1所述的重配置线路层的线路结构，其中该些第一长条状导线的延伸方向与该电源走线的延伸方向的夹角为锐角。
7.如权利要求6所述的重配置线路层的线路结构，其中该些第二长条状导线的延伸方向与该接地走线的延伸方向的夹角为锐角。
8.如权利要求1所述的重配置线路层的线路结构，其中该些第一长条状导线的延伸方向与该电源走线的延伸方向的夹角为直角。
9.如权利要求8所述的重配置线路层的线路结构，其中该些第二长条状导线的延伸方向与该接地走线的延伸方向的夹角为直角。
10.如权利要求1所述的重配置线路层的线路结构，其中该线路结构的材料为金属。
CN2008100741817A 2008-02-27 2008-02-27 重配置线路层的线路结构 Active CN101236940B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN2008100741817A CN101236940B (zh) 2008-02-27 2008-02-27 重配置线路层的线路结构
US12/207,676 US7777326B2 (en) 2008-02-27 2008-09-10 Routing structure of re-distribution layer and method for re-distributing routing structure in integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2008100741817A CN101236940B (zh) 2008-02-27 2008-02-27 重配置线路层的线路结构

Publications (2)

Publication Number Publication Date
CN101236940A true CN101236940A (zh) 2008-08-06
CN101236940B CN101236940B (zh) 2010-08-25

Family

ID=39920432

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008100741817A Active CN101236940B (zh) 2008-02-27 2008-02-27 重配置线路层的线路结构

Country Status (2)

Country Link
US (1) US7777326B2 (zh)
CN (1) CN101236940B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102956634A (zh) * 2011-08-09 2013-03-06 联发科技股份有限公司 集成电路芯片
CN104867909A (zh) * 2014-02-21 2015-08-26 马克西姆综合产品公司 用于有源装置的嵌入式管芯再分布层
CN112313798A (zh) * 2018-06-25 2021-02-02 索尼半导体解决方案公司 电路板、半导体器件和电子设备

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8350375B2 (en) * 2008-05-15 2013-01-08 Lsi Logic Corporation Flipchip bump patterns for efficient I-mesh power distribution schemes
CN103975427B (zh) 2011-10-07 2017-03-01 沃尔泰拉半导体公司 互连衬底的功率管理应用
US9006907B2 (en) 2012-05-29 2015-04-14 Rambus Inc. Distributed on-chip decoupling apparatus and method using package interconnect

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6653726B1 (en) * 2001-09-07 2003-11-25 Lsi Logic Corporation Power redistribution bus for a wire bonded integrated circuit
US6998719B2 (en) * 2003-07-30 2006-02-14 Telairity Semiconductor, Inc. Power grid layout techniques on integrated circuits
KR100609011B1 (ko) * 2003-12-05 2006-08-03 삼성전자주식회사 웨이퍼 레벨 모듈 및 그의 제조 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102956634A (zh) * 2011-08-09 2013-03-06 联发科技股份有限公司 集成电路芯片
CN104867909A (zh) * 2014-02-21 2015-08-26 马克西姆综合产品公司 用于有源装置的嵌入式管芯再分布层
CN104867909B (zh) * 2014-02-21 2020-04-14 马克西姆综合产品公司 用于有源装置的嵌入式管芯再分布层
CN112313798A (zh) * 2018-06-25 2021-02-02 索尼半导体解决方案公司 电路板、半导体器件和电子设备
CN112313798B (zh) * 2018-06-25 2024-04-16 索尼半导体解决方案公司 电路板、半导体器件和电子设备

Also Published As

Publication number Publication date
US7777326B2 (en) 2010-08-17
CN101236940B (zh) 2010-08-25
US20090212424A1 (en) 2009-08-27

Similar Documents

Publication Publication Date Title
US8022523B2 (en) Multi-chip stack package
US20040183173A1 (en) Semiconductor device
CN101236940B (zh) 重配置线路层的线路结构
US8390114B2 (en) Semiconductor package
CN101355067A (zh) 多芯片模块的改进的电连接
US20130062783A1 (en) Chip packaging structure and manufacturing method for the same
CN100573858C (zh) 芯片封装体
CN111968958B (zh) 一种封装芯片及基于封装芯片的信号传输方法
KR20070005745A (ko) 이원 접속 방식을 가지는 반도체 패키지 및 그 제조 방법
US8492885B2 (en) Semiconductor storage device and manufacturing method thereof
CN100524736C (zh) 堆叠型晶片封装结构
US7256480B2 (en) Lead frame package structure with high density of lead pins arrangement
CN102891139A (zh) 双侧倒装芯片封装
CN101572260B (zh) 多芯片堆叠封装体
US9006904B2 (en) Dual side package on package
CN102290395B (zh) 堆叠封装
CN101118901B (zh) 堆叠式芯片封装结构及其制程
CN100392849C (zh) 封装体及封装体模块
CN101465341B (zh) 堆叠式芯片封装结构
JP4658529B2 (ja) 集積回路モジュールの構造
CN110648991B (zh) 一种用于框架封装芯片的转接板键合结构及其加工方法
JP5979565B2 (ja) 半導体装置
JP4083376B2 (ja) 半導体モジュール
US20100149770A1 (en) Semiconductor stack package
CN102655132A (zh) 半导体结构及其制法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant