CN101233686A - 数字滤波器 - Google Patents

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Abstract

FIR滤波器(20)具有一延迟线，该延迟线包括：四个延迟元件(21a、21b、21c、21d)，用于延迟在滤波器输入(22)处接收到的信号，以及四个乘法器(24a、24b、24c、24d)，用于将延迟的信号与相应的部分滤波器系数a、b、c、d相乘。延迟元件(21a、21b、21c、21d)与乘法器(24a、24b、24c、24d)交替地串联。四个抽头(23a、23b、23c、23d)紧接在每个延迟元件(21a、21b、21c、21d)之后从延迟线提取信号，并将延迟的相乘的信号输出至加法器(25)，该加法器(25)用于将该延迟的相乘的信号相加以产生滤波器输出(26)。部分滤波器系数a、b、c、d有效地组合以实现用于抽头(23a、23b、23c、23d)的滤波器系数A、B、C、D，例如，A＝a、B＝a*b、C＝a*b*c以及D＝a*b*c*d。与现有技术相比，该部分滤波器系数a、b、c、d的使用能够显著减少FIR滤波器(20)中的乘法所需要的运算量。

Description

数字滤波器
技术领域
本发明涉及一种数字滤波器和一种数字滤波方法。本发明的具体应用是一种有限脉冲响应(FIR)滤波器以及一种FIR滤波方法。
背景技术
数字滤波器普遍应用于数字电路和数字信号处理中。数字滤波器用于衰减信号在所选频率范围内的分量，这有助于降低噪声和干扰。有限脉冲响应(FIR)滤波器是一种特殊类型的数字滤波器。实际上，有限脉冲响应(FIR)滤波器是两种主要类型的数字滤波器中的一种，另一种主要类型的数字滤波器是无限脉冲响应(IIR)滤波器。数字滤波器的名称描述了数字滤波器的性质：当向FIR滤波器输入信号脉冲时，输出将是有限的，即具有有限的长度，这是由于FIR滤波器不使用任何反馈。FIR滤波器适用于多种应用。具体而言，例如当对信号进行内插或抽取以提高或降低该信号的采样率时，由于FIR滤波器的输出的有限特性允许省略对抽取输出无贡献的计算或者在内插输出中具有可预测值的计算，因此对于所谓的多速率应用而言，FIR滤波器在计算上是十分有效的。
图1示出了现有技术的FIR滤波器的一个示例。该FIR滤波器10具有延迟线，该延迟线包括与用于向滤波器10输入信号的滤波器输入12相串联的四个延迟元件11A、11B、11C、11D。更具体地说，滤波器输入12与第一延迟元件11A的输入相连；第一延迟元件11A的输出与第二延迟元件11B的输入相连；第二延迟元件11B的输出与第三延迟元件11C的输入相连；第三延迟元件11C的输出与第四延迟元件11D的输入相连。滤波器10还具有四个抽头13A、13B、13C、13D，用于从延迟线上信号具有不同延迟的点提取信号。抽头13A、13B、13C、13D中的每个抽头与延迟线中信号具有不同延迟的点相连。更具体地，将第一抽头13A与第一延迟元件11A的输出相连；将第二抽头13B与第二延迟元件11B的输出相连；将第三抽头13C与第三延迟元件11C的输出相连；将第四抽头13D与第四延迟元件11D的输出相连。抽头13A、13B、13C、13D中的每个抽头具有乘法器14A、14B、14C、14D，用于将从延迟线提取的信号与滤波器系数A、B、C、D相乘。根据FIR滤波器10的期望的特性(例如高通、低通或带通以及阻带的精确频率范围)，来选择滤波器系数A、B、C、D。将乘法器设置在抽头13A、13B、13C、13D中，在抽头13A、13B、13C、13D从延迟线提取信号的点之后。这意味着信号通过延迟线时不会受到乘法器14A、14B、14C、14D的影响。FIR滤波器10还具有加法器15，与来自抽头13A、13B、13C、13D中的每个抽头的输出相连(在乘法器14A、14B、14C、14D之后)，用于将来自抽头13A、13B、13C、13D的输出相加，以产生滤波器输出16。
在操作中，信号通过滤波器输入12输入FIR滤波器10。第一延迟元件11A接收来自输入12的信号，将该信号延迟第一给定延迟(第一给定延迟典型地是一个时钟周期)，并将该信号输出至第二延迟元件11B。第一抽头13A从第一延迟元件11A与第二延迟元件11B之间的延迟线提取该延迟的信号。第一抽头13A的乘法器14A将该提取的延迟的信号与第一滤波器系数A相乘，并且第一抽头13A将该提取的延迟并相乘的信号输出至加法器15。第二延迟元件11B从第一延迟元件11A接收延迟并且未相乘的信号，将该信号延迟第二给定延迟(典型地也是一个时钟周期)，并将该两次延迟的信号输出至第三延迟元件11C。第二抽头13B从第二延迟元件11B与第三延迟元件11C之间的延迟线提取该两次延迟的信号。第二抽头13B的乘法器14B将该提取的两次延迟的信号与第二滤波器系数B相乘，并且第二抽头13B将该提取的两次延迟的相乘的信号输出至加法器15。第三延迟元件11C从第二延迟元件11B接收两次延迟并且未相乘的信号，将该信号延迟第三给定延迟(典型地也是一个时钟周期)，并将该三次延迟的信号输出至第四延迟元件11D。第三抽头13C从第三延迟元件11C与第四延迟元件11D之间的延迟线提取该三次延迟的信号。第三抽头13C的乘法器14C将该提取的三次延迟的信号与第三滤波器系数C相乘，并且第三抽头13C将该提取的三次延迟并相乘的信号输出至加法器15。第四延迟元件11D从第三延迟元件11C接收三次延迟并且未相乘的信号，将该信号延迟第四给定延迟(典型地也是一个时钟周期)，并沿着延迟线输出该四次延迟的信号。在从第四延迟元件11D输出该四次延迟的信号之后，第四抽头13D从该延迟线提取该四次延迟的信号。第四抽头13D的乘法器14D将该提取的四次延迟的信号与第四滤波器系数D相乘，并且第四抽头13D将该提取的四次延迟并相乘的信号输出至加法器15。加法器15从抽头13A、13B、13C、13D接收不同地提取的延迟并相乘的信号，并将这些信号相加，以产生滤波器输出16。
FIR滤波器可以胜任工作。然而，多组期望的滤波器系数A、B、C、D相对较大，且乘法器14A、14B、14C、14D为了执行所需的乘法而使用许多运算。这意味着，当以硬件(例如以集成电路(IC))实现FIR滤波器10时，乘法器14A、14B、14C、14D相对于比如加法器15来说较慢，并且显著地增加了FIR滤波器10的功耗。类似地，当以软件(例如通过数字信号处理器(DSP)处理的代码)实现FIR滤波器10时，乘法器14A、14B、14C、14D可能显著地增加FIR滤波器10所需要的处理步骤的数量。因此，已开发出多种方案，以降低需要由FIR滤波器执行的乘法的复杂度。
例如，可以在滤波器输入12处将信号与另一系数相乘。这有效地缩放了各抽头13A、13B、13C、13D所提取的信号，并能降低需要由乘法器14A、14B、14C、14D执行的乘法的复杂度。然而，这仅仅对于滤波器系数A、B、C、D的某些组合才有效，例如当滤波器系数A、B、C、D具有可以用作缩放系数的一个简单的公共数学因子时。如果滤波器系数A、B、C、D不合适，该方案就会增加滤波器10执行的乘法的总体复杂度。因此，期望发现降低数字滤波器执行的乘法的复杂度的其它方法。
发明内容
根据本发明的第一方面，提供了一种数字滤波器，该数字滤波器包括：延迟线，具有用于相继地延迟信号的多个延迟元件；抽头，用于从延迟线上具有不同的延迟的点处提取信号；乘法器，用于将该信号与相应的系数相乘；以及加法器，用于将来自抽头的输出相加，以产生滤波器输出，其中该乘法器中的至少一个乘法器被布置在该延迟线中相应的一对抽头从该延迟线提取信号的点之间。
此外，根据本发明的第二方面，提供了一种数字滤波方法，该数字滤波方法包括：沿着延迟线相继地延迟信号；通过抽头从该延迟线中具有不同的延迟的点处提取信号；将该信号与系数相乘；以及将来自抽头的输出相加，以产生滤波器输出，其中至少一个相乘在该延迟线中相应的一对抽头从该延迟线提取信号的点之间执行。
因此，可以将乘法器布置在延迟线中。因此，可以将延迟线中的乘法器的系数与任何随后的(例如抽头中的)乘法器的系数相组合，以实现等效的传统滤波器系数。换言之，可以使用累积乘法。然而，将乘法器放置在延迟线中的两个抽头之间意味着：在延迟线中的乘法器之前的一个或多个抽头从延迟线提取的信号能够保持不受延迟线中的乘法器的影响。这使得能够使用本发明以降低的复杂度来实现诸多不同组的滤波器系数。更具体地，对于多组滤波器系数，可以显著地降低执行滤波器中的相乘所需要的总操作数，因此与现有技术的等效滤波器及方法相比，本发明的数字滤波器以及数字滤波方法更快且使用更少的功率。
可以在延迟线中布置多于一个的乘法器。这能够扩大累积乘法用于实现滤波器系数的范围，并进一步降低复杂度。可以将多个乘法器一起使用，以实现单个等效的传统滤波器系数，每个乘法器的系数相组合以提供等效的传统滤波器系数。实际上，在本发明的特定的优选示例中，可以将所有乘法器布置在延迟线中抽头从延迟线提取信号的一个或多个点之前。换言之，可以在延迟线中，在抽头从延迟线提取信号的一个或多个点之前，执行所有的相乘。由于该延迟线中只有最后一个乘法器或相乘用于实现多于一个的等效的传统滤波器系数，因此这是特别有效的。
另一方面，通过将一些乘法器布置在抽头中来保持灵活性。因此，在本发明的另一示例中，可以将至少一个乘法器布置在相应的一个抽头中、在该抽头从延迟线提取信号的点之后。类似地，可以在相应的一个抽头中并在该抽头从延迟线提取信号的点之后，执行至少一个相乘。实际上，在某些情况下，即使乘法器紧接在该抽头从延迟线提取信号的点之前，这也可能是有用的。更具体地，优选地布置至少一对乘法器，以使得该对乘法器中的一个乘法器位于延迟线中、在相应的一个抽头从延迟线提取信号的点与相应的另一抽头以紧接在前的延迟从延迟线提取信号的点之间，并且该对乘法器中的另一乘法器被布置于该相应的一个抽头中、在该抽头从延迟线提取信号的点之后。类似地，优选地，执行至少一对相乘，以使得该对相乘中的一个相乘位于延迟线中、在相应的一个抽头从延迟线提取信号的点与相应的另一抽头以紧接在前的延迟从延迟线提取信号的点之间，并且使得该对相乘中的另一个相乘位于该相应的一个抽头中、在该抽头从延迟线提取信号的点之后。
基本上可以按照希望选择该数字滤波器及数字滤波方法的其他实现细节。例如，虽然优选的是该数字滤波器及数字滤波方法使用正则表示，但也可以使用传统的二进制表示。正则(二进制)表示(也称为正则有符号数字(CSD)表示)使用一个符号表示-1，并使用传统符号表示二进制表示的0和1。这可以进一步减少相乘所需要的运算数量。
可以以硬件或软件实现本发明。例如，数字滤波器可以包括集成电路(IC)。可选地，数字滤波器可以包括适当的处理装置(例如数字信号处理器(DSP))上的计算机处理软件。实际上，根据本发明的另一方面，提供了在通过处理装置进行处理时适用于执行上述方法的计算机软件或计算机程序代码。该计算机软件或计算机程序代码可由计算机可读介质承载。该介质可以是物理存储介质，例如只读存储器(ROM)芯片。可选地，该介质可以是诸如数字多功能光盘(DVD-ROM)或光盘(CD-ROM)的盘。该介质还可以是信号，例如通过导线的电信号、光信号或者(例如去往卫星等的)无线电信号。本发明还可扩展至运行软件或代码的处理器，例如被配置用于执行上述方法的计算机。
典型地，该数字滤波器是有限脉冲响应(FIR)滤波器。类似地，典型地，该数字滤波方法是FIR滤波方法。
附图说明
现在将仅通过示例方式参考附图来说明本发明的优选实施例，其中：
图1是现有技术的有限脉冲响应(FIR)滤波器的示意性图示；
图2是根据本发明的第一优选实施例的FIR滤波器的示意性图示；以及
图3是根据本发明的第二优选实施例的FIR滤波器的示意性图示。
具体实施方式
参考图2，根据本发明的第一优选实施例的有限脉冲响应(FIR)滤波器20具有延迟线，该延迟线包括与用于向滤波器20输入信号的滤波器输入22相串联的四个延迟元件21a、21b、21c、21d。滤波器20还具有布置于延迟线中的四个乘法器24a、24b、24c、24d。更具体地，滤波器输入22与第一乘法器24a的输入相连；第一乘法器24a的输出与第一延迟元件21a的输入相连；第一延迟元件21a的输出与第二乘法器24b的输入相连；第二乘法器24b的输出与第二延迟元件21b的输入相连；第二延迟元件21b的输出与第三乘法器24c的输入相连；第三乘法器24c的输出与第三延迟元件21c的输入相连；第三延迟元件21c的输出与第四乘法器24d的输入相连；第四乘法器24d的输出与第四延迟元件21d的输入相连。滤波器20还具有四个抽头23a、23b、23c、23d，用于从延迟线中信号具有不同延迟的点提取信号。将抽头23a、23b、23c、23d中的每个抽头与延迟线中信号具有不同的延迟的点相连。更具体地，第一抽头23a与第一延迟元件21a的输出相连；第二抽头23b与第二延迟元件21b的输出相连；第三抽头23c与第三延迟元件21c的输出相连；第四抽头23d与第四延迟元件21d的输出相连。加法器25与来自抽头23a、23b、23c、23d的输出相连，用于将来自抽头23a、23b、23c、23d的输出相加以产生滤波器输出26。
每个乘法器24a、24b、24c、24d被布置用于将信号与相应的部分滤波器系数a、b、c、d相乘。乘法器24a、24b、24c、24d被布置为与抽头23a、23b、23c、23d相关，以使得部分滤波器系数a、b、c、d组合用于向相应的抽头23a、23b、23c、23d提供等效的传统滤波器系数A、B、C、D。根据所期望的FIR滤波器20的性质(例如高通、低通或带通以及阻带的精确频率范围)，以传统方式来选择上述的等效的传统滤波器系数A、B、C、D。更具体地，如上所述，乘法器24a、24b、24c、24d全部被布置于延迟线中。在延迟线中，只有第一乘法器24a(以及第一延迟元件21a)位于第一抽头23a从延迟线提取信号的点之前。在延迟线中，只有第一和第二乘法器24a、24b(以及第一和第二延迟元件21a、21b)位于第二抽头23b从延迟线提取信号的点之前。在延迟线中，只有第一、第二和第三乘法器24a、24b、24c(以及第一、第二和第三延迟元件21a、21b、21c)位于第三抽头23c从延迟线提取信号的点之前。最后，在延迟线中，所有的第一、第二、第三和第四乘法器24a、24b、24c、24d(以及所有的第一、第二、第三和第四延迟元件21a、21b、21c、21d)均位于第四抽头23d从延迟线提取信号的点之前。这意味着，部分滤波器系数如下地组合，以向相应的抽头23a、23b、23c、23d提供等效的传统滤波器系数A、B、C、D：A＝a、B＝a*b、C＝a*b*c和D＝a*b*c*d。
在操作中，通过滤波器输入22将信号输入至滤波器20。第一乘法器24a将信号与第一部分滤波器系数a相乘，并将结果输出至第一延迟元件21a。第一延迟元件21a从第一乘法器24a接收该相乘的信号，将该信号延迟第一给定延迟(典型地是一个时钟周期)，并将结果输出至第二乘法器24b。第一抽头23a从延迟线中第一延迟元件21a与第二乘法器24b之间提取该相乘并延迟的信号，并将该信号输出至加法器25。第二乘法器24b将该延迟并相乘的信号与第二部分滤波器系数b相乘，并将结果输出至第二延迟元件21b。第二延迟元件21b从第二乘法器24b接收该延迟的两次相乘的信号，将该信号延迟第二给定延迟(典型地也是一个时钟周期)，并将结果输出至第三乘法器24c。第二抽头23b从延迟线中第二延迟元件21b与第三乘法器24c之间提取该两次相乘并两次延迟的信号，并将该信号输出至加法器25。第三乘法器24c将该两次相乘并两次延迟的信号与第三部分滤波器系数c相乘，并将结果输出至第三延迟元件21c。第三延迟元件21c从第三乘法器24c接收该三次相乘并两次延迟的信号，将该信号延迟第三给定延迟(典型地也是一个时钟周期)，并将结果输出至第四乘法器23d。第三抽头23c从延迟线中第三延迟元件21c与第四乘法器24d之间提取该三次相乘并三次延迟的信号，并将该信号输出至加法器25。第四乘法器24d将该三次相乘并三次延迟的信号与第四部分滤波器系数d相乘，并将结果输出至第四延迟元件21d。第四延迟元件21d从第四乘法器24d接收该四次相乘并三次延迟的信号，将该信号延迟第四给定延迟(典型地也是一个时钟周期)，并将结果沿延迟线输出。第四抽头23d从延迟线中第四延迟元件21d之后提取出该四次相乘并四次延迟的信号，并将该信号输出至加法器25。加法器25从抽头23a、23b、23c、23d接收不同地提取、延迟并相乘的信号，并将这些信号相加以产生滤波器输出26。
针对特定的滤波器系数A、B、C、D，考虑本发明的第一优选实施例的FIR滤波器20的操作与现有技术的FIR滤波器10的操作之间的比较是有帮助的。在该示例中，选择四个滤波器系数A、B、C、D以具有值A＝7、B＝-21、C＝189和D＝945。首先观察现有技术的FIR滤波器10，采用正则表示(将-1表示为X)，上述滤波器系数A、B、C、D应表示为如下数，且需要相应的乘法器14A、14B、14C、14D执行以下数量的运算：
A＝7＝0000000100X＝2次运算
B＝-21＝00000X01011＝4次运算
C＝189＝00011000X01＝4次运算
D＝945＝100X0110001＝5次运算
换言之，针对滤波器系数A＝7、B＝-21、C＝189和D＝945，现有技术的FIR滤波器10中的相乘共需要15次运算。
通过使用本发明的第一优选实施例的FIR滤波器20，可以显著地减少运算数量。这里，部分滤波器系数a＝7、b＝-3、c＝-9以及d＝5相组合以实现等效的传统滤波器系数A＝7、B＝-21、C＝189以及D＝945。更具体地，A＝a得出7＝7，B＝a*b得出-21＝7*3，C＝a*b*c得出189＝7*-3*-9，以及D＝a*b*c*d得出945＝7*-3*-9*5。再次采用正则表示，部分滤波器系数a、b、c、d可表示为如下数，且需要相应的乘法器24A、24B、24C、24D执行以下次数的运算：
a＝7＝0100X＝2次运算
b＝-3＝00X01＝2次运算
c＝-9＝1100X＝3次运算
d＝5＝00101＝2次运算
换言之，针对等效的传统滤波器系数A＝7、B＝-21、C＝189和D＝945，本发明的第一优选实施例的FIR滤波器20中的相乘共需要9次运算。这显著地降低了运算复杂度，并且最终与现有技术的FIR滤波器10相比，本发明的第一优选实施例的FIR滤波器20显著地更快且使用更少的功率。
本发明并不局限于本发明的第一优选实施例的FIR滤波器20的体系结构。特别地，可以改变乘法器24a、24b、24c、24d的位置和数量，以适用于不同的等效的传统滤波器系数A、B、C、D。例如，参考图3，根据本发明的第二优选实施例的滤波器30具有包括三个延迟元件31e、31f、31h的延迟线。滤波器30还包括三个抽头33e、33f、33h，但是具有4个乘法器34e、33f、33g、33h。该乘法器中的两个乘法器34e、33f被布置于延迟线中，并且该乘法器中的两个乘法器34g、34h被布置于相应的抽头33f、33h中。更具体地，滤波器输入32与第一乘法器34e的输入相连；第一乘法器34e的输出与第一延迟元件31e的输入相连；第一延迟元件31e的输出与第二乘法器34f的输入相连；第二乘法器34f的输出与第二延迟元件31f的输入相连；以及第二延迟元件31f的输出与第三延迟元件31h的输入相连。抽头33e、33f、33h中的每个抽头与延迟线中信号具有不同的延迟的点相连。更具体地，第一抽头33e与第一延迟元件31e的输出相连；第二抽头33f与第二延迟元件33f的输出相连；第三抽头33h与第三延迟元件33h的输出相连。第二抽头33f包括第三乘法器34g，第三抽头33h包括第四乘法器34h。因此，尽管第一和第二乘法器34e、34f被布置于延迟线中，但是第三和第四乘法器34g、34h被分别安置在第二和第三抽头33f、33h中，且在该抽头33f、33h从延迟线提取信号的点之后。
每个乘法器33e、33f、33g、33h被布置用于将信号与相应的部分滤波器系数e、f、g、h相乘。乘法器33e、33f、33g、33h被布置用于使得部分滤波器系数相组合以提供等效的传统滤波器系数E、F、G。再次根据所期望的FIR滤波器30的特性(例如高通、低通或带通以及阻带的精确频率范围)，以传统方式来选择该等效滤波器系数E、F、G。更具体地，在延迟线中只有第一乘法器34e(以及第一延迟元件31e)位于第一抽头33e从延迟线提取信号的点之前。在延迟线中只有第一和第二乘法器34e、34f(以及第一和第二延迟元件31e、31f)位于第二抽头33f从延迟线提取信号的点之前，且第二抽头33f包括第三乘法器34g。在延迟线中也只有第一和第二乘法器34e、34f(以及所有的第一、第二和第三延迟元件31e、31f、31h)位于第三抽头33h从延迟线提取信号的点之前，且第三抽头包括第四乘法器。这意味着，部分滤波器系数e、f、g、h如下相组合，以向抽头33e、33f、33h提供等效的传统滤波器系数E、F、G：E＝e，F＝e*f*g，G＝e*f*h。
在操作中，通过滤波器输入32将信号输入滤波器30。第一乘法器34e将信号与第一部分滤波器系数e相乘，并将结果输出至第一延迟元件31e。第一延迟元件31e从第一乘法器34e接收该相乘的信号，将该信号延迟第一给定延迟(典型地为一个时钟周期)，并将结果输出至第二乘法器34f。第一抽头33e从延迟线中第一延迟元件31e与第二乘法器34f之间提取该相乘并延迟的信号，并将该信号输出至加法器35。第二乘法器34f将该相乘并延迟的信号与第二部分滤波器系数f相乘，并将结果输出至第二延迟元件31f。第二延迟元件31f从第二乘法器34f接收该两次相乘的并延迟的信号，将该信号延迟第二指定延迟(典型地也是一个时钟周期)，并将结果输出至第三延迟元件31h。第二抽头33f从延迟线中第二延迟元件31f与第三延迟元件31g之间提取该两次相乘的并延迟的信号，第二抽头33f的第三乘法器34g将该两次相乘并两次延迟的信号与第三部分滤波器系数g相乘，并且抽头33f将结果输出至加法器35。第三延迟元件31h从第二延迟元件31f接收该两次延迟并两次相乘的信号，将该信号延迟第三给定延迟(典型地也是一个时钟周期)，并沿延迟线输出结果。第三抽头33h从延迟线中第三延迟元件31h之后提取该两次相乘并三次延迟的信号，第三抽头33h的第四乘法器34h将该两次相乘并三次延迟的信号与第四部分滤波器系数h相乘，并且抽头33h将结果输出至加法器35。加法器35从抽头33e、33f、33h接收不同地延迟并相乘的信号，并将这些信号相加以产生滤波器输出36。
所描述的本发明的实施例仅仅是可以如何实施本发明的示例。本领域的技术人员将能想到对所描述的实施例的修改、变化和改变。在不背离由权利要求及其等同物所限定的本发明的精神和范围的情况下，可以作出该修改、变化和改变。
权利要求中的括号内包括的附图标记旨在帮助理解，而非旨在限定性的。
在本说明书和权利要求书中，位于元件之前的词语“一”或“一个”不排除多个这种元件的存在。此外，词语“包括”不排除除了所列出的元件或步骤之外的其它元素或步骤的存在。

Claims (13)

1.一种数字滤波器(20；30)，包括：延迟线，具有用于相继地延迟信号的多个延迟元件(21a，21b，21c，21d；31e，31f，31h)；抽头(23a，23b，23c，23d；33e，33f，33h)，用于从所述延迟线中信号具有不同的延迟的点处提取信号；乘法器(24a，24b，24c，24d；34e，34f，34g，34h)，用于将所述信号与相应的系数(a，b，c，d；e，f，g)相乘；以及加法器(25；35)，用于将来自抽头(23a，23b，23c，23d；33e，33f，33h)的输出相加，以产生滤波器输出(26；36)，其中所述乘法器(24a，24b，24c，24d；34e，34f，34g，34h)中的至少一个乘法器被布置在所述延迟线中相应的一对抽头(23a，23b，23c，23d；33e，33f，33h)从所述延迟线提取信号的点之间。
2.根据权利要求1所述的数字滤波器(20；30)，其中所有乘法器(24a，24b，24c，24d；34e，34f，34g，34h)被布置在所述延迟线中所述抽头(23a、23b、23c、23d；33e、33f、33h)从所述延迟线提取信号的一个或多个点之前。
3.根据权利要求1所述的数字滤波器(20；30)，其中乘法器(24a，24b，24c，24d；34e，34f，34g，34h)中的至少一个乘法器被布置在所述抽头(23a，23b，23c，23d；33e，33f，33h)中的相应一个抽头中，在所述一个抽头(23a，23b，23c，23d；33e，33f，33h)从所述延迟线提取信号的点之后。
4.根据权利要求1所述的数字滤波器(20；30)，其中乘法器(24a，24b，24c，24d；34e，34f，34g，34h)中的至少一对乘法器被布置成使得所述至少一对乘法器(24a，24b，24c，24d；34e，34f，34g，34h)中的一个乘法器位于所述延迟线中所述抽头(23a，23b，23c，23d；33e，33f，33h)中的相应一个抽头从所述延迟线提取信号的点与所述抽头(23a，23b，23c，23d；33e，33f，33h)中的相应另一抽头以紧接在前的延迟从所述延迟线提取信号的点之间，并且所述至少一对乘法器(24a，24b，24c，24d；34e，34f，34g，34h)中的另一乘法器位于所述抽头(23a，23b，23c，23d；33e，33f，33h)中的所述相应一个抽头中，在所述一个抽头(23a，23b，23c，23d；33e，33f，33h)从所述延迟线提取信号的点之后。
5.根据前述权利要求中任一所述的数字滤波器(20；30)，使用正则表示。
6.一种根据前述权利要求中任一所述的有限脉冲响应(FIR)滤波器。
7.一种数字滤波方法，包括：沿着延迟线相继地延迟信号；通过抽头(23a，23b，23c，23d；33e，33f，33h)，从所述延迟线中信号具有不同的延迟的点处提取信号；将所述信号与系数(a，b，c，d；e，f，h)相乘；以及将来自抽头(23a，23b，23c，23d；33e，33f，33h)的输出相加，以产生滤波器输出(26；36)，其中至少一个所述相乘在所述延迟线中、在所述抽头(23a，23b，23c，23d；33e，33f，33h)中的相应一对抽头从所述延迟线提取信号的点之间执行。
8.根据权利要求7所述的方法，其中所有的所述相乘在所述延迟线中、在所述抽头(23a，23b，23c，23d；33e，33f，33h)从所述延迟线提取信号的一个或多个点之前执行。
9.根据权利要求7所述的方法，其中至少一个所述相乘在所述抽头(23a，23b，23c，23d；33e，33f，33h)中的相应一个抽头中、在所述一个抽头(23a，23b，23c，23d；33e，33f，33h)从所述延迟线提取信号的点之后执行。
10.根据权利要求7所述的方法，其中执行至少一对所述相乘，使得所述至少一对相乘中的一个相乘位于所述延迟线中所述抽头(23a，23b，23c，23d；33e，33f，33h)中的相应一个抽头从所述延迟线提取信号的点与所述抽头(23a，23b，23c，23d；33e，33f，33h)中的相应另一抽头以紧接在前的延迟从所述延迟线提取信号的点之间，并且所述至少一对相乘中的另一个相乘位于所述抽头(23a，23b，23c，23d；33e，33f，33h)中的所述相应一个抽头中，且在所述一个抽头(23a，23b，23c，23d；33e，33f，33h)从所述延迟线提取信号的点之后。
11.根据权利要求7-10任一所述的方法，使用正则表示。
12.一种根据权利要求7-11任一所述的有限脉冲响应(FIR)滤波的方法。
13.一种计算机软件，当通过计算机处理装置来处理所述计算机软件时，所述计算机软件适用于执行权利要求7-12任一所述的方法。
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