CN101231970B - 一种CuxO电阻存储器与二极管集成的制造方法 - Google Patents

Abstract

本发明属于微电子技术领域，具体是一种Cu_xO电阻存储器与二极管集成的制造方法。Cu_xO电阻存储器与金属氧化物二极管集成形成于铜互连后端工艺之中，其中利用Cu_xO存储介质的上表层自对准转变形成二极管的p型的铜的氧化物半导体层。该集成制造方法具有工艺过程简单，并能保证Cu_xO电阻存储器和二极管的可靠性等特点。

Description

一种CuxO电阻存储器与二极管集成的制造方法

技术领域

本发明属于微电子技术领域，具体涉及一种电阻存储器与二极管集成的制造方法。 

背景技术

存储器在半导体市场中占有重要的地位。由于便携式电子设备的不断普及，不挥发存储器在整个存储器市场中的份额也越来越大。最近不挥发电阻存储器件(Resistive Switching Memory)因为其高密度、低成本、可突破技术代发展限制的特点引起高度关注。电阻存储器利用存储介质的电阻在电信号作用下、在高阻和低阻间可逆转换的特性来存储信号，存储介质可以有很多种，包括二元或多元金属氧化物，甚至有机物，其中，Cu_xO(1＜x≤2)由于易于不含有对常规CMOS工艺会造成污染的元素、低功耗等特性而受到高度关注。 

目前报道的二元金属氧化物电阻转换存储单元主要采用四种结构：第一种为传统的一个选通器件加一个存储电阻(1T1R)的结构^[1]，第二种为交叉阵列(cross-point)结构^[2]，第三种为一个选通器件加两个以上存储电阻(1TXR)的结构^[3]。第四种为一个二极管加一个存储电阻(1D1R)的交叉阵列结构^[4]。如图1所示，金属氧化物二极管与电阻存储层集成于字线和位线之间，图2所示三星公司报导的一个金属氧化物存储电阻和金属氧化物二极管形成的1D1R结构的I-V特性图^[5]，其中存储电阻层为NiO，n型金属氧化物层为TiO_x，p型金属氧化物层为NiO_x，NiO存储电阻层和p型金属氧化物层NiO_x之间采用Pt金属连接形成欧姆接触。如图2所示，NiO存储电阻层在Set和Reset状态之间转变，并且二极管的on/off特性同时存在。 

同时，在中国申请专利^[6]中提出了第五种电阻存储单元结构(1TkDkR结构)，如图3所示，存储单元结构包括2个或2个以上(图1所示为4个)存储电阻和二极管共享同一个选通器件，存储电阻和二极管的功能单元可以分布于不同复合平面上，该电阻存储单元可以在相同硅片面积情形下，多个存储电阻共用一个选通管，提高存储器的密度，同时选通管和存储电阻之间的二极管可以减小存储阵列中的串扰问题。因此，具有低功耗、高存储密度、单向编程的特点。 

Cu_xO可以通过采用热氧化方法采用等离子氧化方法制备，因此基于Cu_xO的电阻存储器具有容易与铜连后端工艺集成的优点，在中国申请专利^[7]中提出了一种Cu_xO电阻存储器及其制造方法。 

发明内容

本发明的目的在于提出一种Cu_xO电阻存储器与二极管的工艺集成的制造方法，以便实现金属氧化物电阻存储单元的第四种和第五种结构。 

本发明提出的Cu_xO电阻存储器与金属氧化物二极管集成于大马士革铜互连工艺中的制造方法，包括： 

将双大马士革铜互连工艺进行到铜线上方的盖帽层制作完毕，在盖帽层上构图开口暴露所需预定区域铜线； 

对所述铜线区域进行氧化，制备Cu_xO存储介质，其中1＜x≤2； 

对所述Cu_xO存储介质的上表层，自对准转变形成p型的铜的氧化物的半导体层； 

在所述盖帽层开口之内、p型半导体层之上，形成n型金属氧化物半导体层； 

在所述盖帽层开口之内、n型半导体层之上，自对准形成上电极，与n型金属氧化物半导体层形成欧姆接触； 

进一步形成另一层铜线连接到所述上电极。 

本发明所述Cu_xO存储介质可以采用热氧化或者等离子氧化工艺形成。 

本发明公开的又一个方面，所述p型的铜的氧化物的半导体层可以是不同于Cu_xO存储介质层成份的CuO，或者Cu₂O，或者CuO和Cu₂O的混合物；可以使用化学还原的方法使上表层Cu_xO存储介质中的部分CuO转变成Cu₂O，从而自对准形成p型Cu₂O半导体层；或者使用改变热氧化工艺条件的方法，氧化使上表层Cu_xO存储介质中的部分Cu₂O转变成CuO，自对准形成p型的CuO半导体层。 

本发明公开的又一个方面，所述n型的金属氧化物的半导体层的材料可以是WOx、TiOx、ZnOx、ZrOx、HfOx、CoOx、NbOx或IZOx等，或者是WOx、TiOx、7nOx、ZrOx、HfOx、CoOx、NbOx或IZOx等的掺杂改性的材料；n型的金属氧化物的半导体层可以通过反应溅射沉积的办法形成，或者通过先沉积金属层，然后进一步通过等离子或者热氧化工艺形成金属层相应的金属氧化物；n型的金属氧化物的半导体层可以通过光刻或者化学机械研磨的办法构图形成，对于易于化学机械掩膜的n型的金属氧化物材料，优先使用化学机械掩膜的办法形成。 

本发明所述上电极金属可以为Ta、TaN、Al、W、Ti或TiN等金属或金属复合层，通过化学机械掩模的办法自对准形成于所述盖帽层开口之内、n型半导体层之上。 

所述上电极制作完成以后，接下来进一步采用常规的大马士革铜互连工艺进行后续步骤，包括在样品表面制作介质层，然后以所述上电极为保护层，构图在介质层中开出沟槽和通孔，接下来沉积阻挡层、籽晶层、电化学方法镀铜、退火、化学机械抛光、沉积盖帽，至此另一层铜线制作完成。 

本发明提供的Cu_xO电阻存储器与金属氧化物二极管集成的制造方法，利用了Cu₂O层或CuO层为p型半导体的特性，在Cu_xO存储介质层上自对准p型金属氧化物半导体层，无需进一步增加掩模版和光刻构图步骤；同时金属氧化物二极管集成形成与铜互连工艺中，其上电极可以自由选择；该集成制造方法具有工艺过程简单，并能保证Cu_xO电阻存储器和二极管的可靠性等特点。 

本发明所述的制作方法，可在同一平面层的不同铜线上形成阵列，也可以在不同平面层的互连层铜线上堆叠，形成三维结构。 

附图说明

图1为1D1R的交叉阵列结构电阻存储器示意图。其中，(a)为剖面图示，(b)为立体图示。 

图2已报导的金属氧化物二极管和NiOx存储电阻的1D1R单元I-V特性。 

图31TkDkR结构示意图。 

图4Cu_xO电阻存储器与金属氧化物二极管集成与铜互连第一层和第二次铜线之间的结构示意图。 

图5为双大马士革工艺CMP形成第一层铜引线后、沉积盖帽层之前的横截面图。 

图6为沉积盖帽层后横截面图。 

图7为光刻后横截面图。 

图8为需要形成Cu_xO存储介质铜引线上的盖帽层部分刻蚀完毕后横截面图。 

图9为去光刻胶后横截面图。 

图10为需要形成Cu_xO存储介质铜引线上的盖帽层完全刻蚀完毕后横截面图。 

图11为氧化形成Cu_xO存储介质后横截面图。 

图12为Cu_xO存储介质层上表层全部还原形成Cu2O p型半导体层后横截面图。 

图13a为沉积n型金属氧化物半导体层后横截面图。 

图13b为又一实例形成n型金属氧化物半导体层后横截面图。 

图14a为沉积上电极金属后横截面图。 

图14b为又一实例沉积上电极金属后横截面图。 

图14a为CMP形成Cu_xO存储介质的上电极之后横截面图。 

图15为以盖帽层为终止层CMP之后横截面图。 

图16为沉积层间介质层和刻蚀终止层之后横截面图。 

图17为刻蚀形成沟槽和通孔之后铜引线盖帽层打开前横截面图。 

图18为刻蚀不需要形成Cu_xO存储介质的铜引线上的盖帽层之后横截面图。 

图19为形成第二层铜引线CMP后横截面图。 

符号说明 

101第一层层间绝缘介质，102第二层层间绝缘介质，103第三层层间绝缘介质，104PMD层，201第一层刻蚀终止层，202第二层刻蚀终止层，203第一层铜引线上的盖帽层，203a第一次刻蚀后的盖帽层，203b第二次刻蚀后的盖帽层，203c第三次刻蚀后的盖帽层，205第三层刻蚀终止层，302a盖帽层上的孔洞，302盖帽层上的孔洞，401第一层铜引线周围扩散阻挡层，402铜栓及第二层铜引线周围扩散阻挡层，501不需要形成Cu_xO存储介质的第一层铜引线，502需要形成Cu_xO存储介质的第一层铜引线，600为铜栓塞，601第二层铜引线，700 Cu_xO存储介质层，701 n型的铜的氧化物半导体层，702a构图之前的n型金属氧化物半导体层，702构图之后的n型金属氧化物半导体层，800a上电极金属，800CMP后的上电极层，801CMP后的介质层，901通孔，902形成第二层铜引线的沟槽，903钨栓塞，904光刻胶。 

具体实施方式

在下文中结全图示在参考实施例中更完全地描述本发明，本发明提供优选实施例，但不应该被认为仅限于在此阐述的实施例。在图中，为了清楚起见，可以夸张或放大层和区的长度和厚度。 

在此参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示的区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。例如干法刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本发明实施例图示中，均以矩形表示，图中的表示是示意性的，但这不应该被认为限制本发明的范围。图中相似的参考标号可以表示相似的结构部分。 

图4为根据本发明CuxO电阻存储器与二极管集成的其中一实施例的结构剖面图，CuxO电阻存储器和二极管都集成于双大马士革的铜互连后端工艺中。参考图3，CuxO电阻存储器和二极管形成于第一层铜线之上，PMD层104形成MOS器件之上，它可以是掺磷的氧化硅PSG等介质材料，在PMD层104中形成钨栓塞903，钨栓塞903连接第一层铜引线和MOS管源极或者漏极。 

PMD层104上形成第一层刻蚀终止层201，可以为Si₃N₄、SiON、SiCN；刻蚀终止层上104上形成第一层层间介质层101，它可以为SiO₂或掺F或C的SiO₂等低k介质材料。 

501和502为形成于第一层介质层104沟槽中的铜引线，501为其上表层不需要图形 氧化形成Cu_xO存储介质的铜引线，502为其上表层需要图形氧化形成Cu_xO存储介质的铜引线，需要形成Cu_xO存储介质的铜引线502形成Cu_xO存储器的金属下电极；铜引线和第一层层间介质层101之间为防止铜扩散的扩散阻挡层401，可以是TaN、Ta/TaN复合层或是Ti/TiN复合层，或是其它起到同样作用的导电材料，如TiSiN、WNx、WNxCy、TiZr/TiZrN等。 

第一层铜引线502上部为Cu_xO存储介质层700，是通过图形氧化铜引线502形成，其中1＜x≤2。通过特殊氧化的工艺条件，会把Cu_xO存储介质层700的表层转变形成另外一层CuOp型金属氧化物半导体层701；或者通过将Cu_xO存储介质层700作还原处理，700表层转变形成Cu₂O的p型金属氧化物半导体层701，p型金属氧化物半导体层701主要起形成金属氧化物异质结二极管的p端的作用。 

第一层铜引线501、502上为盖帽层203b，p型半导体层701上为形成于盖帽层孔洞中的n型金属氧化物半导体层702以及上电极800，盖帽层203b可以为Si₃N₄、SiON等介质材料，起铜的扩散阻挡作用和防止铜的电迁移等作用，同时在这里起形成孔洞302自对准形成上电极800和n型金属氧化物半导体层702的作用；n型金属氧化物半导体层702主要起形成金属氧化物异质结二极管的n端的作用，702与701共同作用形成异质结二极管。 

上电极800之上或不需要氧化形成Cu_xO存储介质的铜引线501之上为通孔901，通孔901中形成铜栓塞600，铜栓塞600之上为形成于沟槽之中的第二层铜引线601在501之上的铜栓塞主要起连接第一层铜引线和第二层铜引线601的作用，在800之上的铜栓塞主要起连接电阻存储器和第二层铜引线601的作用，形成于上电极800之上的通孔901的尺寸小于电极800的尺寸。 

102、103分别为第二层间绝缘介质层和第三层层间绝缘层，可以为SiO₂或掺F或C的SiO₂等低k介质材料；102和103之间为刻蚀终止层，为刻蚀形成通孔901和沟槽所用，可以为Si₃N₄、SiON、SiCN。 

包围铜栓塞600和铜引线601的为扩撒阻挡层402，主要起防止铜扩散到层间绝缘层102、103中，同时也起导体的作用，可以是TaN、Ta/TaN复合层或是Ti/TiN复合层，或是其它起到同样作用的导电材料，如TiSiN、WNx、WNxCy、TiZr/TiZrN等。 

图5至图19是根据本发明的实施方式一的剖面图，图5至图19示Cu_xO存储电阻与二极管集成并形成于双大马士革工艺铜互连第一层铜布线与第二层布线之间的制造方法，Cu_xO存储电阻与二极管形成于第一次铜线之上、铜栓之下。但本发明并不限于本实施例。 

图5展示了经过常规的双大马士革铜互连工艺，进行到第一层铜引线制作结束后的剖面图。104为PMD层，是指第一层铜引线与MOS器件之间的介质层，它可以是掺磷的氧化硅PSG等介质材料；903为钨栓，它连接第一层铜引线与MOS器件；PMD层104以下图示为前端工艺形成的CMOS逻辑器件。501为第一层铜引线的一部分，其上方不生长存储介质，502为第一层铜引线的另一部分，其上方将形成存储介质；101为层间绝缘介质层，它可以为SiO₂或掺F或C的SiO₂等低k介质材料；201为刻蚀终止层，可以为Si₃N₄、SiON、SiCN；401为扩散阻挡层，可以是TaN、Ta/TaN复合层或是Ti/TiN复合层，或是其它起到同样作用的导电材料，如TiSiN、WNx、WNxCy、TiZr/TiZrN等。

图6为盖帽层制作完毕、光刻之前的剖面图，203为盖帽层(liner)，可以为Si₃N₄，主要起扩散阻挡作用和防止铜的电迁移等作用。 

图7为光刻后剖面图，对需要形成Cu_xO存储介质的铜引线502上的盖帽层301采用光刻胶曝光的办法，不需要形成Cu_xO存储介质的铜线501上的盖帽层301采用光刻胶保护，904为曝光后留下的光刻胶。 

图8为需要形成Cu_xO存储介质铜线502上的盖帽层部分刻蚀完毕示意图，盖帽层经刻蚀后变为203a，302a为刻蚀盖帽层203形成的凹孔。 

图9为去掉光刻胶904以后的示意图。 

图10为进一步刻蚀蚀盖帽层完毕后剖面示意图，203b为刻蚀完毕后盖帽层，302为通孔，主要用来自对准形成n型金属氧化物半导体层702和上电极800。 

图11为通过等离子氧化或热氧化等方法形成Cu_xO存储介质后剖面示意图，700为Cu_xO存储介质层，位于铜引线502上部、孔洞302之下。 

图12为在Cu_xO存储介质层700之中的上表层形成p型金属氧化物半导体层701示意图，701与Cu_xO存储介质层700结合为一体，没有明显的薄膜界面，p型金属氧化物半导体层701可以为Cu₂O或者CuO等p型半导体材料。 

图13a为形成n型金属氧化物半导体层702a后示意图，n型金属氧化物半导体层702a可以为WOx、TiOx、ZnOx、ZrOx、HfOx、CoOx、NbOx、IZOx等金属氧化物。n型金属氧化物半导体层702与p型金属氧化物半导体层701形成异质结二极管。 

图13b为又一实施例形成n型金属氧化物半导体层702后示意图，可以通过光刻等方法定义n型金属氧化物半导体层702图形；n型金属氧化物半导体层702可以为WOx、TiOx、ZnOx、ZrOx、HfOx、CoOx、NbOx、IZOx等金属氧化物，也可以是WOx、TiOx、ZnOx、ZrOx、HfOx、CoOx、NbOx、IZOx等材料的掺杂改性的材料；n型金属氧化物半导体层702与p型金属氧化物半导体层701形成异质结二极管。 

图14a为沉积上电极金属层800a后示意图，上电极金属层800a可以为Ta、TaN、 A1、Ti、TiN、W等单层金属材料，也可以为Ta/TaN、Ti/TiN、Cu/Ta/TaN等复合层材料。 

图14b为又一实施例沉积上电极金属层800a后示意图，上电极金属层800a可以为Ta、TaN、Al、Ti、TiN、W等单层金属材料，也可以为Ta/TaN、Ti/TiN、Cu/Ta/TaN等复合层材料。 

图15为化学机械抛光上电极完毕后剖面示意图，800a为经过CMP后图案自对准形成的上电极800，图13a中的n型金属氧化物半导体层702a经过CMP后图案自对准形成702。上电极800可以避免其后的层间介质层沉积、刻蚀盖帽层203b、预溅射等工艺过程直接作用于n型金属氧化物半导体层702，从而起到保护层的作用。 

图16为沉积层间绝缘层和刻蚀终止层完毕后剖面示意图，102、103为层间绝缘介质层，它可以为SiO₂或掺F或C的SiO₂等低k介质材料；202、205为刻蚀终止层，可以为Si₃N₄、SiON、SiCN，主要起刻蚀掩膜和防止铜扩散等作用。 

图17为通孔和沟槽刻蚀完毕后剖面示意图，901为通孔(Via)，902为沟槽(Trench)。 

图18为以上电极800为掩模刻蚀不需要形成Cu_xO存储介质的铜引线501上方的盖帽层完毕后剖面示意图。 

图19为沉积扩散阻挡层402至化学机械剖光结束形成第二层铜线601形成后的剖面示意图，402为扩散阻挡层，对Cu向介质层的扩散有阻挡作用，可以是TaN、Ta/TaN复合层或是Ti/TiN复合层，或是其它起到同样作用的导电材料，如TiSiN、WNx、WNxCy、TiZr/TiZrN等。601为第二铜铜引线，600为连接第一层铜引线501和第二层铜引线601的铜栓塞。 

接下来，将以图5到图19所示横截面剖面图解释本实施方式的具体工艺制造方法。 

参考图6，经过常规的双大马士革铜互连工艺，进行到第一层铜引线CMP制作结后，以此为该实施例的制造方法的起始步骤。 

本发明的进一步实施，参考图6，PECVD沉积一层Si₃N₄盖帽层，盖帽层203厚度范围为20～2000nm，具体厚度由上电极800和n型金属氧化物半导体层702所需要的厚度以及后面工艺步骤中盖帽层203b层保证化学机械抛光能成功进行的厚度条件决定。在此定义盖帽层203的厚度为d1。 

本发明的进一步实施，参考图7，通过掩膜版1#光刻形成光刻胶图案904，此掩膜版的图案1#决定了盖帽层开孔图案以及铜引线决定了需要形成Cu_xO存储介质层的区域。 

本发明的进一步实施，参考图8，通过RIE干法刻蚀Si₃N₄盖帽层203，转移光刻胶904的图案，盖帽层由203变为203a，盖帽层上形成凹孔302a，凹孔302a的尺寸小于形成第一层铜引线的沟槽的宽度。根据RIE干法刻蚀条件刻蚀Si3N4盖帽层的速率，选择刻 蚀时间，凹孔302a的深度在此定义为d2。 

本发明的进一步实施，参考图9，通过常规干法灰化工艺去除光刻胶904，然后以湿法清洗去除RIE刻蚀剩余的氟化物残余物。 

本发明的进一步实施，参考图10，继续RIE刻蚀盖帽层203a直至第一层铜引线打开，盖帽层由203a边成203b，盖帽层中的通孔302形成。通孔302的深度也即盖帽层203b的厚度，在此定义为d3。常规工艺中，为了使所有需要形成Cu_xO区域的铜引线暴露，采用稍微过刻蚀的工艺条件。例如，如果d1＝120nm，d2＝80nm，在此步骤中根据RIE干法刻蚀条件刻蚀Si₃N₄盖帽层的速率，选择刻蚀厚度为55nm的刻蚀条件(过刻蚀15nm Si₃N₄)，那么d3＝120-55＝65nm。 

本发明的进一步实施，参考图11，对沟槽铜引线502已经图案暴露部分进行等离子氧化，此时盖帽层203b起掩模作用。通过控制等离子氧化的时间、功率等条件，来确定形成的Cu_xO存储介质层700的性能及其厚度。 

本发明的进一步实施，参考图12，选用一定浓度的羟胺溶液在一定温度条件下对Cu_xO存储介质层700表面进行还原处理，Cu_xO存储介质层700表层的CuO全部转换为Cu₂O，表层形成纯Cu₂O的p型半导体薄膜层701，其厚度小于Cu_xO存储介质层700的厚度，它由湿法还原条件决定，厚度范围为5-100nm。 

本发明的进一步实施，参考图13a，PVD沉积20nmn型半导体TiO2层702a。 

在另一实施例中，参考图13b，对于难于实现CMP的金属氧化物层，例如WO3，采用先PVD沉积20nm n型半导体WO3层，然后再光刻刻蚀构图形成WO3层702；或者采用先PVD沉积一层20nmW金属层，CMP后，W金属自对准形成于通孔302中，进一步采用400℃条件下10min热氧化的方法，20nmW金属层全部形成WOx的n型半导体层702。n型金属氧化物半导体层702的厚度范围为5-100nm，它小于d3。 

本发明的进一步实施，参考图14a，再CVD沉积TaN层金属800a作为上电极。 

在另一实施例中，参考图14b，CVD沉积TaN层金属800a作为上电极。 

本发明的进一步实施，参考图15，CMP上电极金属层TaN800a，以盖帽层203b为CMP终止层，上电极形状由800a变为800，自对准形成上电极层。 

本发明的进一步实施，参考图16，CVD沉积层FSG间绝缘层102、103，以及Si₃N₄ 刻蚀终止层202、205。 

本发明的进一步实施，参考图17，先通过用掩膜版2#，光刻刻蚀Si₃N₄层205，去胶，然后以Si₃N₄层205为掩膜刻蚀FSG间绝缘层103形成沟槽902；在通过用掩膜版3#，光刻刻蚀Si₃N₄层202，去胶，然后以Si₃N₄层202为掩膜刻蚀FSG间绝缘层102形成通孔(Via) 901。 

本发明的进一步实施，参考图18，RIE刻蚀不需要形成Cu_xO存储介质的铜线501上方盖帽层203b，使铜引线501裸露，盖帽层由203b变为203c；上电极TaN层800a在此过程中作掩膜保护Cu_xO存储介质层700免受RIE刻蚀条件伤害；刻蚀完毕后进行湿法清洗去除残余的氟化物。 

本发明的进一步实施，参考图19，通过Ar₂气等离子处理铜引线501表层的自然氧化铜，以增强与扩散层的粘附能力，然后CVD沉积Ta/TaN扩散阻挡层402；生长籽晶层Cu，再电镀生长Cu，然后退火；CMP去除多余的铜引线层，形成铜栓塞600及第二层铜引线601。 

至此，第二层铜布线及已经形成，其后铜互连工艺步骤不在发明内容之内。 

如上所述Cu_xO电阻存储器与金属氧化物二极管集成的制造已经实现，它可以在第一层铜引线上选择形成多个Cu_xO电阻存储器与金属氧化物二极管单元，也可以在后续的第二次或更高层铜引线上形成Cu_xO电阻存储器与金属氧化物二极管单元。 

参考文献 

[1]I.G.Baek，M.S.Lee，S.Seo，M.J.Lee，D.H.Seo，.S.Suh，J.C.Park，S.O.Park，H.S.Kim，I.K.Yoo，U-InChung，and J.T.Moon，“Highly scalable non-volatile resistive memory using simple binary oxide drivenby asymmetric unipolar voltage pulses”，IEDM Tech.Dig.p.587(2004). 

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[3]林殷茵等，“一种电阻随机存储器及其存储操作方法”，申请号：200710036818.9 

[4]安承彦等“包括一个电阻器和一个二极管的非挥发存储器”，申请号：200510120431.2 

[5]Myoung-Jae Lee，Sunae Seo，et al.“A Low-Temperature-Grown Oxide Diode as a New Switch Elementfor High-Density，Nonvolatile Memories”，Adv.Mater.2007，19，p73-76. 

[6]林殷茵等，“以上电极作为保护层的Cu_xO电阻存储器及其制造方法”，申请号：200710045407.6。 

Claims (5)

1.一种Cu_xO电阻存储器与金属氧化物二极管集成的制造方法，其特征在于，具体步骤包括：

将双大马士革铜互连工艺进行到铜线上方的盖帽层制作完毕，在盖帽层上构图开口暴露所需预定区域铜线；

对所述铜线区域进行氧化，制备Cu_xO存储介质，其中1＜x≤2；

将所述Cu_xO存储介质的上表层，自对准转变成p型铜金属氧化物半导体层；

在所述盖帽层开口之内、p型铜金属氧化物半导体层之上，形成n型金属氧化物半导体层；

在所述盖帽层开口之内、n型金属氧化物半导体层之上，自对准形成上电极，与n型金属氧化物半导体层形成欧姆接触；

进一步形成另一层铜线连接到所述上电极。

2.根据权利要求1所述的Cu_xO电阻存储器与金属氧化物二极管集成的制造方法，其特征在于，所述Cu_xO存储介质采用热氧化或者等离子氧化工艺形成。

3.根据权利要求1所述的Cu_xO电阻存储器与金属氧化物二极管集成的制造方法，其特征在于，所述p型铜金属氧化物半导体层是不同于Cu_xO存储介质层成份的CuO、或者Cu₂O、或者CuO和Cu₂O的混合物。

4.如权利要求3所述Cu_xO电阻存储器与金属氧化物二极管集成的制造方法，其特征在于，使用化学还原的方法使上表层Cu_xO存储介质中的部分CuO转变成所述Cu₂O，从而自对准形成p型Cu₂O半导体层。

5.根据权利要求1所述的Cu_xO电阻存储器与金属氧化物二极管集成的制造方法，其特征在于，所述上电极金属为Ta、TaN、Al、W、Ti或TiN金属或金属复合层，通过化学机械研磨的办法自对准形成于所述盖帽层开口之内、n型金属氧化物半导体层之上。

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