CN101217282A - 一种采用混合型二层折叠电路的模数转换器 - Google Patents

一种采用混合型二层折叠电路的模数转换器 Download PDF

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姚炳昆
李宁
许俊
林俪
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Abstract

本发明属于集成电路技术领域，具体为一种采用混合型二层折叠电路模数转换器。它由单一采样保持电路、参考电阻串、预放大、电阻失调平均和2次内插电路、粗模数转换器、折叠电路、电阻8次内插电路、比较器、编码电路等构成，其中折叠电路由放大电路和输出电路组成，并对放大电路进行了高速低功耗的改进。该放大电路包含有M个相同的二层放大单元，对3×M对差分输入电压进行放大。本发明中，电路的功耗大大降低，速度也得到提高。

Description

一种采用混合型二层折叠电路的模数转换器
技术领域
本发明属集成电路技术领域，具体涉及一种折叠内插结构的模数转换器。
背景技术
作为混合信号***芯片中的一个瓶颈，高速模数转换器消耗大量的芯片面积、功耗和设计时间。同时，高速中等分辨率的模数转换器在高速数据通信、液晶显示驱动、数字示波器、硬盘驱动电路等方面有着广泛的应用。在众多种类的模数转换器电路结构中，折叠结构具有高速、面积小以及易与数字工艺兼容等优点。
与全并行模数转换器相比，折叠式模数转换器由于采用了折叠电路而大大降低了比较器的数目，减少的数量与折叠系数有关。图1是一个8bit分辨率采用了折叠结构的模数转换器示意图，折叠系数为8。折叠电路一般由一组交叉耦合的差分过零点输入组成以得到折叠信号。而内插电路可以由已有的过零点产生更多的过零点，减少过零点产生电路的数目，它可以用在折叠电路之后，也可以用在折叠电路之前。图2是内插的一个说明示意图。
目前的折叠式模数转换器中采用的折叠电路模块由放大电路与输出电路组成，其中，放大电路中由M个相同的放大单元并联构成，每一个放大单元由一对差分输入晶体管和一个电流源构成，如M.J.Choe，B.S.Song，and K.Bacrania，“An 8-b 100-Msample/s CMOSPipelined Folding ADC，”IEEE J.Solid-State Circuits，vol.36，pp.184-194，Feb.2001；B.Nautaand A.G.W.Venes，“A 70-MS/s 100-mW 8-b CMOS Folding and Interplating A/D Converter，”IEEEJ.Solid-State Circuits，vol.30，pp.1302-1308，Dec.1995。图3是一个传统的折叠电路，折叠系数为8。由图3可知，折叠系数越高，所需的电流源越多，功耗消耗越多，并且由于折叠电路一般采用交叉耦合的输出连接方式，在输出节点上会引入较大的寄生栅漏电容，从而影响折叠电路的高频性能。
发明内容
本发明的目的在于提供一种采用混合型二层折叠电路的模数转换器，以便减少模数转换器的整体功耗并提高转换速度。
本发明提出的模数转换器，由单一采样保持电路41、参考电阻串42、预放大电路43、电阻失调平均和2次内插电路44、粗模数转换器45、折叠电路46、电阻8次内插电路47、比较器48、编码电路49经电路连接构成，其结构见图4所示。
本发明提出的折叠电路46，由放大电路51和输出电路52组成。总体电路如图5所示。其中放大电路包含M个相同的二层放大单元(例如：放大单元511～513)，(一般M为2-20内的奇数，如果实际需要和工艺允许，M还可以是更大的奇数)。这些单元对3*M对差分输入电压进行放大。这些差分输入由折叠式模数转换器中的预放大电路43与采样保持电路41的输出提供，该单元的两个输入一个是模数转换器的模拟输入信号，一个是参考电压，每个单元的输入参考电压各不相同，这样它们的输出也就是折叠电路的输入，其线性范围所对应的模拟信号输入范围也各不相同。
每个二层放大单元如图6所示，分别由三对差分输入晶体管61～63和一个电流源64构成，每对差分输入管的源短接，形成共源端，两个栅极是差分输入端；差分输入晶体管62的两个漏端分别接差分输入晶体管61和63的共源端，差分输入晶体管61的正输出端与差分输入晶体管63的正输出端相连；相应的，差分输入晶体管61的负输出端与差分输入晶体管63的负输出端相连，一个二层放大单元有一对正负输出；电流源64一端连接差分输入晶体管62的共源端，另一端接地。每个二层放大单元负责将三对差分输入信号放大。由于每对差分输入晶体管所对应的模数转换器的模拟输入信号区域各有不同，所以随着模数转换器的模拟输入信号电压逐渐升高，就能在放大电路的输出端得到一对差分的3次折叠输出电流信号。
M个二层放大单元的输出通过交叉耦合的方式连接一起，即第1个单元的正输出端与第2个单元的负输出端相连，再与第3个单元的正输出端相连，依次类推。相应的，第1个单元的负输出端与第2个单元的正输出端相连，再与第3个单元的负输出端相连，依次类推。折叠电路的放大电路中，每个二层放大单元所对应的模数转换器的模拟输入信号区域各有不同，所以随着模数转换器的模拟输入信号电压逐渐升高，就能在放大电路的输出端得到一对差分的折叠输出电流信号，其折叠率为3×M。
输出电路52由两个电阻521～522并联组成，负责将电流信号转换成电压信号输出。
与具有相同折叠率的传统的折叠电路相比，由于采用了层叠的结构，混合型二层折叠电路所需的电流源个数大大减少；由于接到输出节点的差分输入晶体管数目的减少，输出节点寄生栅漏电容将大大降低。
附图说明
图1为折叠变换概念的示意图。
图2为内插变换概念示意图。
图3为常用的单个折叠电路的电路连接图。
图4为采用混合型二层折叠电路的模数转换器框图。
图5为混合型二层结构的折叠电路的电路连接图。
图6为混合型二层折叠电路中单个二层放大单元的电路连接图。
图7为了混合型二层折叠电路中各主要节点工作波形
图8为折叠模块工作时各单元的波形示意图。
具体实施方式
以下结合附图进一步描述本发明。
模数转换器40，由单一采样保持电路41、参考电阻串42、预放大电路43、电阻失调平均和2次内插电路44、粗模数转换器45、折叠电路46、电阻8次内插电路47、比较器48、编码电路49经电路连接构成，其电路框图见图4所示。采样保持电路41接收模拟输入信号，预放大电路43接收采样保持电路41的输出信号以及由参考电阻串42产生的递增参考电压作为输入，输出W组差分信号，经过电阻失调平均和2次内插电路44，得到K(K＝W×2)组差分信号，分别给粗模数转换器45和折叠电路46。折叠电路46产生的L对折叠输出差分对再经过电阻8次内插电路47得到M对中间折叠输出差分对。而粗模数转换器45则用来产生整个模数转换器40数字输出的高X位(MSB)。由电阻8次内插电路新产生的M对中间折叠输出差分对连同最初的L对折叠输出差分信号，一起送到比较器48进行比较，输出的结果就是数字循环温度编码，最后经过编码电路49得到整个模数转换器40数字输出剩下的低(N-X)位(LSB)。粗模数转换器45的高X位与低(N-X)位同步后再最终一起输出模数转换器40所有的位数N。
其中折叠电路46由L个相同单元组合80构成，其框图如图8所示。每个折叠电路模块单元81输出的都是经过折叠的信号且这些信号相互之间均有一定的相移，相移的大小与折叠单元数及后面的总内插系数有关。相移是把预放大电路43和2次内插电路44的差分输出按一定顺序相互交叉送到各折叠电路模块单元81作为输入而实现。
常用的折叠电路30的连接图如图3所示。图中是最主要的部分，比如电流源的电路构成形式图中就没有给出。不过这并不影响通过该图帮助理解折叠信号的产生。折叠电路30所用到的元器件有n沟道MOSFET(NMOS)晶体管10～27，电流源91～99和电阻321～322。主要有两部分电路，一个是放大电路31，一个是输出电路32。放大电路31由M个相同的基本差分放大单元构成，这里以M＝9为例，即：基本差分放大单元311～319。以放大单元311为例来说明其电路连接，放大单元311由一对输入差分晶体管10～11和一个电流源91组成，差分输入管的源短接，形成共源端，两个栅极是差分输入端，栅端接差分输入对正端Vin1+的NMOS管10的漏端为本单元电路311的负输出端，栅端接差分输入对正端Vin1-的NMOS管11的漏端为本单元电路311的正输出端；电流源一端连接差分输入晶体管的共源端，另一端接地，为放大单元311提供偏置电流。当差分输入电压Vin1+和Vin1-处于线性区变化时，放大单元311的差分输出端的电流也跟随变化，当Vin1+等于/Vin1-时，放大单元311的差分电流输出将产生一个过零点。所有基本放大单元311～319采用的电流源提供的电流均相等。将所有基本放大单元311～319的输出通过交叉耦合的方式连接在一起，放大单元311的正输出端与312单元的负输出端相连，再与放大单元313的正输出端相连，依次类推，得到放大电路31的输出端电流IF1。相对的，放大单元311的负输出端与312单元的正输出端相连，再与313单元的负输出端相连，依次类推，得到放大电路31的输出端电流IF2。放大单元311～319各自的差分输入对电压线性区并不重叠，这样随着模拟输入电压的逐渐变化，就产生了9次折叠的差分输出电流信号IF1和IF2。输出电路32则是将折叠差分输出电流信号IF1和IF2转换成电压信号并作为电路30的输出。由电路结构可以看出，要产生9次折叠信号，需要9个相同的电流源，导致折叠电路的功耗很高。并且由于每个输出节点上均接上了9个输入晶体管的漏端，这会大大增加输出节点上的栅漏寄生电容，从而影响折叠电路的速度。
本发明中的折叠电路采用了混合型二层结构，其电路50如图5所示，和图3一样，也只给出了最主要部分的电路。电路由放大电路51和输出电路52组成。放大电路51包含M个相同的二层放大单元，这里以M＝3为例，即：二层放大单元511～513。由于二层放大单元511～513电路连接均相同，所以这里以单元511为例，如图6(a)所示，单元511分别由三对差分输入晶体管61～63和一个电流源64构成，每对差分输入管的源短接，形成共源端，两个栅极是差分输入端；栅端接差分输入对正端Vin1+的nMOS管611的漏端与栅端接差分输入对正端Vin3+的nMOS管631的漏端相连，得到本单元电路511的负输出端电流Iout-；栅端接差分输入对负端Vin1-的nMOS管612的漏端与栅端接差分输入对负端Vin3-的nMOS管632的漏端相连，得到本单元电路511的正输出端电流Iout+。栅端接差分输入对正端Vin2+的nMOS管621的漏端接到差分输入晶体管63的共源端，栅端接差分输入对负端Vin2-的nMOS管622的漏端接到差分输入晶体管61的共源端。电流源一端连接差分输入晶体管62的共源端，另一端接地。
当差分输入电压Vin1+和Vin1-线性变化时，nMOS管611和612处于线性区。这时，由于Vin2+和Vin3+为低电平，Vin2-和Vin3-为高电平，nMOS管622处于线性导通区，相当于一个导通电阻，而nMOS管621，631和632均处于截止区，如图4(b)所示。当Vin1+等于Vin1-时，Iout+等于Iout-，差分输出电流(Iout+-Iout-)产生第一个过零点。当差分输入电压Vin2+和Vin2-线性变化时，nMOS管621和622处于线性区。这时，由于Vin1-和Vin3+为低电平，Vin1+和Vin3-为高电平，nMOS管611和632处于线性导通区，相当于导通电阻，而nMOS管612，631均处于截止区，如图4(c)所示。当Vin2+等于Vin2-时，Iout+等于Iout-，差分输出电流产生第二个过零点。当差分输入电压Vin3+和Vin3-线性变化时，nMOS管631和632处于线性区，类似的，当Vin3+等于Vin3-，差分输出电流的第三个过零点产生了。
所有基本放大单元511～513采用相同的电流源。将所有基本放大单元511～513的输出通过交叉耦合的方式连接在一起，放大单元511的正输出端与放大单元512的负输出端相连，再与放大单元513的正输出端相连，依次类推，得到放大电路51的输出端电流IF1。相对的，放大单元511的负输出端与放大单元512的正输出端相连，再与放大单元512的负输出端相连，依次类推，得到放大电路51的输出端电流IF2。
在电路50中，二层放大单元511～513各自的差分输入对电压线性区并不重叠，这样随着模拟输入电压的逐渐变化，就产生了折叠的差分输出9次折叠信号IF1和IF2。输出电路由两个电阻521～522组成，负责将电流信号转换成电压信号输出。图7是电路30和50中各主要节点工作波形，图中所示的Vref1～Vref9为预放大与采样保持电路外接的参考电压，模拟输入信号为模数转换器的输入信号。图7(a)为预放大与采用保持电路的输出信号，即为折叠电路30和50的输入信号；图7(b)为折叠电路30和50的输出信号。
与传统的9次折叠率的折叠电路相比，混合型二层折叠电路所需的电流源个数减少了2/3；由于接到输出节点的差分输入晶体管数目的减少，输出节点寄生栅漏电容降低了1/3。这些特性的改善对于设计高速低功耗的折叠结构模数转换器有着很大的帮助，二层的结构也适合用于低电源电压的应用。

Claims (2)

1.一种采用混合型二层折叠电路的模数转换器，由单一采样保持电路(41)、参考电阻串(42)、预放大电路(43)、电阻失调平均和2次内插电路(44)、粗模数转换器(45)、折叠电路(46)、电阻8次内插电路(47)、比较器(48)、编码电论(49)经电路连接构成，其特征在于所说的折叠电路(40)由放大电路(51)和输出电路(52)组成，其中放大电路(51)包含M个相同的二层放大单元；这些放大单元对M×3对差分输入电压进行放大；每个二层放大单元分别由三对差分输入晶体管(61～63)和一个电流源(64)构成，每对差分输入管的源短接，形成共源端，两个栅极是差分输入端；差分输入晶体管(61)的两个漏端分别接两个差分输入晶体管(61和63)的共源端，差分输入晶体管(61)的正输出端与差分输入晶体管(63)的正输出端相连；相应的，差分输入晶体管(61)的负输出端与差分输入晶体管(63)的负输出端相连，一个二层放大单元有一对正负输出；电流源(64)一端连接差分输入晶体管(62)的共源端，另一端接地；输出电路由2个电阻(521和522)组成。
2.根据权利要求1所述的模数转换器，其特征在于所述M个二层放大单元的输出通过交叉耦合的方式连接一起，即第一个单元的正输出端与第二个单元的负输出端相连，再与第三个单元的正输出端相连，依次类推；相对的，第一个单元的负输出端与第二个单元的正输出端相连，再与第三个单元的负输出端相连，依次类推。
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