CN101213751A - 带有现场量度的测度初始化的延迟锁定回路 - Google Patents

带有现场量度的测度初始化的延迟锁定回路 Download PDF

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CN101213751A CNA2006800243399A CN200680024339A CN101213751A CN 101213751 A CN101213751 A CN 101213751A CN A2006800243399 A CNA2006800243399 A CN A2006800243399A CN 200680024339 A CN200680024339 A CN 200680024339A CN 101213751 A CN101213751 A CN 101213751A
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Abstract

一种运行延迟锁定回路的方法包括响应于第一锁定点产生第一输出信号。对新的锁定点进行测量或以其它方式确定新的锁定点，而继续产生该第一输出信号。之后，产生响应于新的锁定点的第二输出信号。可将新的锁定点数据加载到延迟锁定回路中，而延迟锁定回路继续产生第一输出信号。延迟锁定回路从响应于第一锁定点产生第一输出信号切换至响应于新的锁定点产生第二输出信号，以响应于如各种条件，如控制信号、响应于计时器或响应于环境条件信号，这些控制信号如自动刷新命令、全预充电命令、模式寄存器加载命令、掉电进入、掉电退出(除了其它的之外)，计时器如内部计时器(除了其它的之外)，环境条件信号如温度传感器输出信号(除了其它的之外)。本发明还公开了使用所公开的方法的电路和***。由于摘要的规则，不应将本说明书摘要用于解释权利要求书。

Description

带有现场量度的测度初始化的延迟锁定回路
技术领域
本发明总体上涉及同步电路，尤其涉及用于初始化延迟锁定回路(DLL)的方法和装置。
背景技术
在集成电路上实现的大多数数字逻辑是锁定同步时序逻辑。在电子设备如同步动态随机访问存储器电路(SDRAM)、微处理器、数字信号处理器等中，用时钟信号配合或同步信息的处理、储存和检索。时钟信号的速度和稳定性在很大程度上确定了数据速率，电路可以此速率发挥作用。许多高速集成电路设备如SDRAM和微处理器等依赖于时钟信号来控制进入设备、穿过设备和从设备出去的命令、数据和地址流等。
在SDRAM或其它半导体存储设备中，希望用***时钟将来自存储器的数据输出同步，***时钟也用于微处理器。延迟锁定回路(DLL)是用在SDRAM中以将外部时钟(如用于微处理器的***时钟)和内部时钟(如用在SDRAM内部以在各种存储单元上进行数据读/写操作的时钟)相互同步的同步电路。DLL通常是一种反馈电路，这种反馈电路运行以反馈与相差有关的信号，从而控制延迟线，直到一个时钟信号(如***时钟)的定时在该时钟信号的前沿与第二时钟信号(如存储器的内时钟)的前沿重合(或“锁定”)之前被提前或延迟。下面参考图1对DLL的运行进行简要描述。
参看图1，延迟锁定回路10的前向延迟路径的延迟由下面的等式给出：
d1+[N*tCK-(d1’+d2’)]+d2＝N*tCK
在图1中，时钟至选通脉冲时间[(B)至(A)]等于N*tCK。若从节点(B)至(A)的时间为N*tCK，则延迟线中的部分为N*tCK-(d1’+d2’)。这就允许通过将量度输入移位寄存器的“宽边”(即宽边量度)来将DLL10初始化。
目前用延迟量度初始化DLL10(测度初始化)的方法在DLL初始化期间通过多路复用器(MUX)的运行将DLL的前向延迟线12旁路。这就确保了这种量度与前向延迟线12的延迟无关。不过，在任何时候将前向延迟线旁路也不可能将传送到这些输出的时钟同步到该外部时钟。
在量度时间期间，输出时钟定时是未知的(或至少不会提供时钟同步)。在使量度选通脉冲发射之前，必须留有足够的时间以确保新的经过旁路的时钟完全穿过I/O模型20(d1’+d2’)并进入测度延迟线18。这可能会占用几个时钟循环。因此，不能够在进行量度的任何时间将这些输出同步。若有必要进行新的量度，则必须不将这些输出用于几个时钟循环。
因此，需要有一种DLL和运行DLL的方法，这种方法能够使以前的时钟定时继续控制延迟线，直到新的量度可用于控制该延迟线。
发明内容
根据一个实施例，本发明公开的内容针对运行延迟锁定回路的方法。这种方法包括产生响应于第一锁定点的第一输出信号。对新的锁定点进行测量或以其它方式确定新的锁定点，而继续产生该第一输出信号。除了其它因素之外，还可能由于温度、电源电压或时钟频率的变化而导致对新的锁定点的需求。之后，产生响应于新的锁定点的第二输出信号。可将新的锁定点数据加载到延迟锁定回路中，而延迟锁定回路继续产生第一输出信号。延迟锁定回路从产生响应于第一锁定点的第一输出信号切换至产生响应于新的锁定点的第二输出信号，以响应于如控制信号、响应于计时器或响应于环境条件信号，这些控制信号如自动刷新命令、全预充电命令、模式寄存器加载命令、掉电进入、掉电退出(除了其它的之外)，计时器如内部计时器(除了其它的之外)，环境条件信号如温度传感器输出信号(除了其它的之外)。
本发明公开的内容还针对包括前向延迟线的延迟锁定回路，这种前向延迟线用于接收输入时钟并用于产生同步输出时钟。输入/输出模型响应于该输出时钟。相位检测器响应于该输入/输出模型和该输入时钟。测度延迟线响应于该输入/输出模型。闩锁/移位寄存器响应于该测度延迟线和相位检测器，并响应于第一和第二独立选通信号，以产生输入该前向延迟线的锁定点控制信号。第一和第二独立选通信号可分别用于使闩锁/移位寄存器能够接收新的锁定点数据，并使闩锁/移位寄存器基于新的锁定点数据分别输出锁定点控制信号。本发明还公开了结合这种延迟锁定回路的存储设备和***和/或运行这种延迟锁定回路的方法。
本发明公开的内容允许在外部时钟频率未改变且已预先将DLL锁定(如自刷新退出)的条件下，进行更快的DLL重置。在***频率正在改变(如时钟频率正在转换)的情况下，若用新的量度对***定期更新，DLL就能够跟踪更宽广的频率范围。从下面的描述就会明白这些和其它优点和好处。
附图说明
为了更容易地理解本发明并更容易地实施本发明，将结合下面的附图对本发明进行描述，这些附图是为了图示本发明而不是对本发明进行限制，在这些图中：
图1是现有技术中延迟锁定回路的框图；
图2是利用本发明公开的延迟锁定回路构成的存储器片的框图；
图3是根据本发明公开的内容构成的并适于用在图2的存储器片中的延迟锁定回路的实施例的框图；
图4是图3中的闩锁/移位寄存器的一个实施例的电路图；以及
图5是利用图2中的存储器片构成的***。
具体实施方式
图2是示出了存储器片或存储设备30的简化框图。存储器片30可以是包含许多这种存储器片的DIMM(双直插内存模块)或PCB(印刷电路板)(未在图2中示出)的一部分。存储器片30可包括多个插脚32，这些插脚32位于片30之外并用于将片30电连接到其它***设备。这些插脚32中的一些可构成存储器地址插脚或地址总线34、数据插脚或数据总线36和控制插脚或控制总线38。显然，每个参考数字34、36、38指明对应的总线中的多于一个的插脚。此外，还应理解，图2中的示意图仅用于图示。也就是说，在典型的存储器片中的插脚布置或构造可以不按照示于图2中的形式。
处理器或存储器控制器(未示出)可与片30通信并执行存储器读/写操作。处理器和存储器片30可利用地址线或地址总线34上的地址信号、数据线或数据总线36上的数据信号和控制线或控制总线38上的控制信号(如行址选通(RAS)信号、列址选通(CAS)信号等(未示出))通信。一种存储器构造中的地址“宽度”  (即插脚数量)、数据和控制总线可不同于另一种存储器构造的地址宽度、数据和控制总线。此外，在一些电路结构中，总线40可时间复用，以使总线在时间的一个点载有地址信息，而相同的总线在时间的另一个点载有控制信号，且相同的总线在时间的再一个点载有数据信号。
本领域中熟练的技术人员会容易地认识到图2中的存储器片30被简化，以示出存储器片的一个实施例，且并不旨在详细地示出典型的存储器片的所有特征。可将多种***设备或电路设在存储器片30中，以将数据写到存储单元阵列42中并从存储单元阵列42读出数据。不过，正如在下面所描述的那样，为了清楚起见，通常仅在图2中示出这些***设备或电路。
存储器片30可包括多个存储单元，这些存储单元通常以行或列布置，以形成阵列42来储存数据。阵列42中的每个存储单元可储存数据的一个位。行解码电路44和列解码电路46可选择存储器阵列42中的行和列，以响应解码地址，在地址总线34上提供该地址。到存储单元阵列42和来自存储单元阵列42的数据经由读出放大器和数据输出路径(通常示为I/O单元48)通过数据总线36传递。存储器控制器(未示出)可在控制总线38上提供相关的控制信号(未示出)，以控制经由I/O(输入/输出)单元48的到存储器片30和来自存储器片30的数据通信。I/O单元48可包括多个数据输出缓冲器，以从存储器阵列42的单元接收数据并将这些数据位或数据信号提供给数据总线36中的对应数据线。I/O单元48还可包括时钟同步单元或延迟锁定回路(DLL)50，以将外部***时钟(如由存储器控制器所使用的时钟(未在图2中示出))同存储器片30与控制器之间的时钟地址、数据和控制信号同步。
存储器控制器(未示出)可确定存储器片30的操作模式。控制总线38上的输入信号或控制信号(未在图2中示出)的一些示例包括外部时钟信号、片选择信号、行地址选通信号、列地址选通信号、写启用信号等。存储器片30与经由片30上的插脚32连接到存储器片30的其它设备通信。正如前面所提及的那样，可将这些插脚连接到适当的地址、数据和控制线以实现数据传递(即数据传输和接收)操作。
图3是根据本公开内容构成的并适于用在图2的存储器片30中的延迟锁定回路50的一个实施例的框图。在图3中，前向延迟线60通过输入缓冲器62接收外部时钟信号并产生同步输出，这种同步输出可称为内部时钟，可在输出延迟/缓冲器64的输出端获得这种内部时钟。I/O模型66响应于前向延迟线60。相位检测器68响应于I/O模型66和可在缓冲器62的输出端获得的外部时钟。测度延迟线70响应于该I/O模型66。闩锁/移位寄存器72响应于该测度延迟线和相位检测器68，以产生输入到该前向延迟线60的锁定点控制信号。正如本领域中所公知的那样，闩锁/移位寄存器72从相位检测器68接收左移位/右移位或上移位/下移位信号。
用于示于图3中的DLL的前向延迟路径是：
D1+[N*tCK-(d1’+d2’)]+d2＝N*tCK
与示于图1的现有技术中的电路的情形一致，到选通脉冲时间的时钟[(B)至(A)]仍等于N*tCK。
为了允许可在缓冲器64的输出端获得的同步输出保持当前的延迟线定时而同时进行新的宽边测量，图3中的DLL已将闩锁选通移到了延迟线60的输出端。从节点(A)至(B)的定时仍为tCK的精确倍数，而并不考虑前向延迟线中的当前延迟。
将闩锁/移位寄存器72中的闩锁如图4所示的那样进行修正，以使用于“主”和“从属”闩锁的控制时钟分离并且可以是独立信号。这就允许主闩锁载有新的量度而并不直接影响移位寄存器72的输出。当这种量度完成时，将从属闩锁触发，从而导致寄存器在新的锁定点的基础上向前向延迟线输出新的锁定点控制信号。应注意，在将寄存器用作移位寄存器时，就将这些分开的控制时钟像它们是相同的时钟一样使用，而不必延缓改变寄存器72的输出。
图3中的电路连同图4中的经过修正的闩锁会在先前已将DLL锁定之后，允许DLL50确定由于频率变化、温度变化、电压变化等所导致的新的锁定点。因此，根据图3中的运行延迟锁定回路50的方法，可在进行新的锁定点的量度时继续产生内部时钟以响应于第一锁定点。在已产生了新的锁定点之后，用主时钟通过量度或计算将图4中的闩锁选通，以允许将新的数据输入。之后，并且为了响应于如控制信号、响应于计时器或响应于环境条件信号，将图4中的电路再次选通，以将新的数据移动到闩锁/移位寄存器72的输出，这些控制信号如自动刷新命令、全预充电命令、模式寄存器加载命令、掉电进入、掉电退出(除了其它的之外)，计时器如内部计时器(除了其它的之外)，环境条件信号如温度传感器输出信号(除了其它的之外)。在如时钟频率正在转换导致的***频率正在改变的情况下，若用用于新的锁定点的新的量度对DLL50定期更新，DLL50就能够跟踪更宽广的频率范围。
图5是示出了***100的框图，示于图2中的一个或多个存储器片30可用在***100中。***100可包括数据处理单元或计算单元102，计算单元102包括用于完成各种计算功能的处理器104，如执行特定的软件以完成特定的计算或数据处理任务。计算单元102还包括存储器控制器108，存储器控制器108通过总线106与处理器104连通。总线106可包括地址总线(未示出)、数据总线(未示出)和控制总线(未示出)。存储器控制器108也通过另一条总线110(可与示于图2中的总线40类似)与一组存储设备30(即示于图2中的类型的多个存储器片30)连通。每个存储设备30可包括适当的数据储存和检索电路(未在图5中示出)，如图2所示。处理器104可基于储存在这些存储器30中的信息和数据完成多种功能。
存储器控制器108可以是微处理器、数字信号处理器、嵌入式处理器、微控制器、专用存储器测试片、测试平台等。例如，当存储设备30是运算计算***102的一部分时，存储器控制器108可控制到存储器30/来自存储器30的常规数据传递操作。在一个实施例中，存储器控制器108还可向I/O电路48(图2)提供适当的***时钟(如用于功率性能比优化的变频时钟)，以按照本公开内容的教导建立和保持DLL50中的锁定条件。存储器控制器108可位于承载存储器片30的相同母板(未示出)上。存储器片30与存储器控制器108之间的电连接可以是各种其它构造。例如，存储器控制器108可以是经由数据传递或通信网络(如计算设备的LAN(局域网))与存储器片30通信的远程实体。
***100可包括连接到计算单元102的一个或多个输入设备112(如键盘或鼠标)，以允许用户手动输入数据、指令等来操作计算单元102。还可提供连接到计算单元102的作为***100的一部分的一个或多个输出设备114，以显示或以其它方式输出由处理器104生成的数据。输出设备114的示例包括打印机、视频终端或视频显示单元(VDU)。在一个实施例中，***100还包括连接到数据处理单元102的一个或多个数据存储设备116，以允许处理器104将数据储存在内部或外部存储介质(未示出)中或从内部或外部存储介质(未示出)检索数据。典型的数据存储设备116的示例包括接收硬盘和软盘的驱动器、CD-ROM(密致光盘只读存储器)和盒式磁带。
应注意，虽然前面主要参考了存储设备进行描述，但显然本公开内容的优点可用于其它设备，因此，本公开内容并不仅限于存储设备。
虽然结合本公开内容的优选实施例对本公开内容进行了描述，但本领域中熟练的技术人员会认识到可进行各种修改和变化。本公开旨在仅由下面的权利要求书所限定，而并不是由前面的旨在陈述目前所优选的实施例的描述所限定。

Claims (21)

1.一种运行延迟锁定回路的方法，其特征在于：响应于第一锁定点产生第一输出信号并识别新的锁定点，而继续产生所述第一输出信号。
2.如权利要求1所述的方法，其特征在于：还包括将所述新的锁定点加载到多个寄存器中，而继续产生所述第一输出信号。
3.如权利要求2所述的方法，其特征在于：所述加载包括将第一选通信号输入所述多个寄存器，以使所述多个寄存器能够捕获所述新的锁定点。
4.如权利要求2或3所述的方法，其特征在于：还包括将所述新的锁定点保持在所述多个寄存器中，而允许基于所述第一锁定点的信号通过所述延迟锁定回路的至少一部分传送。
5.如权利要求2至4中的任何一项所述的方法，其特征在于：还包括将第二选通信号输入所述多个寄存器，以将所述新的锁定点移动到所述多个寄存器中的至少一个的输出。
6.如权利要求5所述的方法，其特征在于：响应控制信号、计时器或环境条件信号的其中之一将所述第二选通信号输入。
7.如权利要求1至6中的任何一项所述的方法，其特征在于：所述识别包括测量或计算。
8.如权利要求1所述的方法，其特征在于：还包括从所述第一锁定点切换至所述新的锁定点，以响应所述新的锁定点产生所述第一输出信号。
9.如权利要求8所述的方法，其特征在于：响应控制信号、计时器或环境条件信号的其中之一进行所述切换。
10.一种延迟锁定回路，包括用于接收输入时钟并用于产生同步输出时钟的前向延迟线(60)、响应于所述输出时钟的输入/输出模型(66)、以及响应于所述输入/输出模型(66)和所述输入时钟的相位检测器(68)，其特征在于：测度延迟线(70)响应于所述输入/输出模型(66)，以及移位寄存器(72)响应于所述测度延迟线(70)、所述相位检测器(68)并响应于选通信号以产生输入到所述前向延迟线(60)的锁定点控制信号。
11.如权利要求10所述的延迟线，其特征在于：第一选通信号使所述移位寄存器能够接收新的锁定点数据，第二选通信号使所述移位寄存器基于所述新的锁定点数据输出新的锁定点控制信号。
12.如权利要求10或11中的任何一项所述的延迟线，其特征在于：响应控制信号、计时器或环境条件信号的其中之一将新的锁定点控制信号输出。
13.如权利要求10至12中的任何一项所述的延迟线，其特征在于：通过所述测度延迟线(70)的来自所述前向延迟线(60)的延迟是多个tCK。
14.一种存储设备(30)，包括存储单元阵列(42)和多个***设备(44、46、48)，所述多个***设备(44、46、48)用于向所述存储单元阵列(42)输入数据并从所述存储单元阵列(42)输出数据，所述多个***设备(44、46、48)包括延迟锁定回路(50)，所述延迟锁定回路(50)包括用于接收输入时钟并用于产生同步输出时钟的前向延迟线(60)、响应于所述输出时钟的输入/输出模型(66)以及响应于所述输入/输出模型(66)和所述输入时钟的相位检测器(68)，其特征在于：测度延迟线(70)响应于所述输入/输出模型(66)，以及移位寄存器(72)响应于所述测度延迟线(70)、所述相位检测器(68)并响应于选通信号以产生输入到所述前向延迟线(60)的锁定点控制信号。
15.如权利要求14所述的存储设备，其特征在于：第一选通信号使所述移位寄存器(72)能够接收新的锁定点数据，第二选通信号使所述移位寄存器(72)基于所述新的锁定点数据输出新的锁定点控制信号。
16.如权利要求14或15中的任何一项所述的存储设备，其特征在于：响应于控制信号、计时器或环境条件信号的其中之一将新的锁定点控制信号输出。
17.如权利要求14至16中的任何一项所述的存储设备，其特征在于：通过所述测度延迟线(70)的来自所述前向延迟线(60)的延迟是多个tCK。
18.一种***，包括处理器(104)、至少一个存储设备(30)和总线(106)，所述总线(106)连接所述存储设备(30)和所述处理器(104)，所述存储设备(30)包括存储单元阵列(42)，多个***设备(44、46、48)，所述多个***设备(44、46、48)用于向所述存储单元阵列(42)输入数据并从所述存储单元阵列(42)输出数据，所述多个***设备(44、46、48)包括延迟锁定回路(50)，所述延迟锁定回路(50)包括用于接收输入时钟并用于产生同步输出时钟的前向延迟线(60)，响应于所述输出时钟的输入/输出模型(66)以及响应于所述输入/输出模型(66)和所述输入时钟的相位检测器(68)，其特征在于：测度延迟线(70)响应于所述输入/输出模型(66)，以及移位寄存器(72)响应于所述测度延迟线(70)、所述相位检测器(68)并响应于选通信号以产生输入到所述前向延迟线(60)的锁定点控制信号。
19.如权利要求18所述的***，其特征在于：第一选通信号使所述移位寄存器(72)能够接收新的锁定点数据，第二选通信号使所述移位寄存器(72)基于所述新的锁定点数据输出新的锁定点控制信号。
20.如权利要求18或19中的任何一项所述的***，其特征在于：响应于控制信号、计时器或环境条件信号的其中之一将新的锁定点控制信号输出。
21.如权利要求18至20中的任何一项所述的***，其特征在于：通过所述测度延迟线(70)的来自所述前向延迟线(60)的延迟是多个tCK。
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