CN101179066A - 芯片嵌埋式封装结构 - Google Patents

芯片嵌埋式封装结构 Download PDF

Info

Publication number
CN101179066A
CN101179066A CNA2006101435307A CN200610143530A CN101179066A CN 101179066 A CN101179066 A CN 101179066A CN A2006101435307 A CNA2006101435307 A CN A2006101435307A CN 200610143530 A CN200610143530 A CN 200610143530A CN 101179066 A CN101179066 A CN 101179066A
Authority
CN
China
Prior art keywords
chip
semiconductor chip
type packaging
loading plate
packaging structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006101435307A
Other languages
English (en)
Other versions
CN101179066B (zh
Inventor
许诗滨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Quanmao Precision Science & Technology Co Ltd
Phoenix Precision Technology Corp
Original Assignee
Quanmao Precision Science & Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Quanmao Precision Science & Technology Co Ltd filed Critical Quanmao Precision Science & Technology Co Ltd
Priority to CN200610143530A priority Critical patent/CN101179066B/zh
Publication of CN101179066A publication Critical patent/CN101179066A/zh
Application granted granted Critical
Publication of CN101179066B publication Critical patent/CN101179066B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

一种芯片嵌埋式封装结构，主要包括一具凸起部的承载板；形成于该承载板凸起部上的半导体芯片；形成于该承载板及该半导体芯片上的绝缘层；以及形成于该绝缘层上的线路层，且该线路层可通过多个导电结构以电性连接至半导体芯片的电极垫，以提供该半导体芯片向外作电性延伸。能通过调整承载板凸起部、绝缘层、承载板厚度以达到控制封装结构在制造方法中因温度变化所产生的翘曲现象。

Description

芯片嵌埋式封装结构
技术领域
本发明涉及一种芯片嵌埋式封装结构，特别涉及一种嵌埋半导体芯片并使其直接向外作电性延伸的封装结构。
背景技术
随着半导体封装技术的演进，半导体装置(Semiconductor device)已开发出不同的封装形式，传统半导体装置主要是在一封装基板(package substrate)或导线架上先装置一例如集成电路的半导体组件，再将半导体组件电性连接在该封装基板或导线架上，接着以胶体进行封装。其中球栅阵列(Ball grid array，BGA)为一种先进的半导体封装技术，其特点在于采用一封装基板来安置半导体组件，并利用自动对位(Self-alignment)技术以于该封装基板背面植置多数个成栅状阵列排列的锡球(Solder ball)，使相同单位面积的半导体组件承载件上可以容纳更多输入/输出连接端(I/O connection)以符合高度集成化(Integration)的半导体芯片的需要，以通过此些锡球将整个封装单元焊结并电性连接至外部装置。
但是传统半导体封装结构是将半导体组件一个接一个的黏贴于基板顶面，进行打线接合(wire bonding)或覆晶接合(Flip chip)封装，再于基板的背面植以锡球以进行电性连接，如此，虽可达到高脚数的目的，但由于半导体组件的面积及体积限制使得基板表面布线难度增加，以及由于该些半导体组件全部分布于基板表面，因而不利于半导体组件封装结构尺寸的缩小及性能的提高。
此外，一般半导体组件的制造方法，首先是由芯片承载件制造工程师生产适用于该半导体组件的芯片承载件，如基板或导线架，之后，再将该些芯片承载件交由半导体封装工程师进行置晶、模压、以及植球等制造方法，最后，方可完成客户端所需的电子功能的半导体组件。其间涉及不同制造方法(即包含有芯片承载件制造作业与半导体封装作业)，因此在实际制造过程中不仅步骤烦琐且不易界面整合，况且，若客户端欲进行变更功能设计时，其牵涉变更与整合层面更是复杂，也不符合需求变更弹性与经济效益。
还有，随着电子产业的蓬勃发展，电子产品亦逐渐迈入多功能、高性能的研发方向。为满足半导体封装件高集成度(Integration)以及微型化(Miniaturization)的封装需求，半导体芯片于运作时所产生的热量将明显增加，如不及时将半导体芯片产生的热量有效分散，将严重缩短半导体芯片的性能及寿命。
为此，继而有业界提出将半导体组件埋入基板的作法。如图1所示，为现有的半导体组件埋入基板的封装结构的剖面示意图。如图所示，该封装结构包括一散热板12，且该散热板12中形成有一开口120；一半导体芯片13，其接置于该散热板12上并收纳于该散热板开口120中，且该半导体芯片上具有多个电极垫130；绝缘层14形成于该散热板12及该半导体芯片13上；以及线路层15，形成于该绝缘层14上，且该线路层15能通过形成于该绝缘层14中的导电盲孔150而电性连接至该半导体芯片13的电极垫130。
该芯片埋入基板的封装结构虽可解决上述现有技术的缺陷，然而，由于散热板12、绝缘层14的热膨胀系数(Coefficient of ThermalExpansion，CTE)差异大，此种基板结构在制造过程中的温度变化时(如基板烘烤(Baking)、后续热循环(Thermal Cycle)作业等环境时，各组成部件上分别产生不同的热应力(Thermal Stress))，易造成结构发生翘曲(Warpage)现象，严重时可能造成结构层间产生脱层，甚至挤压到半导体芯片，造成芯片破裂。但是增加散热板厚度以平衡温度变化时基板所受的热应力(Thermal Stress)能有效改善基板翘曲现象，但增设散热板厚度会明显增加封装结构成品的体积与厚度，并会导致制造方法成本的增加。
此外，上述的封装结构中所埋入的半导体芯片大多数为单一形式且尺寸相同，尚未形成多功能的模块架构，不符合现今电子产品发展趋势。此外，如果在该封装结构中埋入多种形式、尺寸不同的半导体组件以达成多功能的模块架构，由于所埋入的该些组件的尺寸不同，使得该些组件的电性连接表面不处于同一平面，导致埋设有该些原件的封装基板表面的绝缘层表面不平整，甚而影响于该绝缘层上进行后续细线路的制造质量。
因此，如何提出一种芯片嵌埋式封装结构，以克服现有半导体封装结构制造过程中结构发生翘曲、封装结构厚度、重量及成本增加、制造表面不平整、线路制造方法能力无法提升、界面整合不易、无法有效散热等问题实以成为目前本领域亟待攻克的技术问题。
发明内容
鉴于上述现有技术的缺陷，本发明的主要目的在于提供一种芯片嵌埋式封装结构，以避免于半导体装置热制造过程中造成结构翘曲现象。
本发明的另一目的在于提供一种芯片嵌埋式封装结构，以减小半导体装置厚度、重量及制造成本。
本发明的再一目的在于提供一种芯片嵌埋式封装结构，以维持嵌埋其中的半导体组件主动面的平整性与一致性，进而提升后续细线路制造过重的制造能力。
本发明的又再一目的在于提供一种芯片嵌埋式封装结构，从而可整合多个半导体芯片，提升电子装置的电性功能。
本发明的又再一目的即在于提供一种芯片嵌埋式封装结构，以有效分散半导体芯片运作过程中产生的热量。
为实现上述目的，本发明公开一种芯片嵌埋式封装结构，其包括：一具至少一凸起部的承载板；至少一第一半导体芯片，其接置于该承载板的凸起部上，且该半导体芯片上具有多个电极垫；一绝缘层，其形成于该承载板及该第一半导体芯片上；以及一线路层，其形成于该绝缘层上，且该线路层得以通过形成于该绝缘层中的导电结构而电性连接至该第一半导体芯片的电极垫，其中，该封装结构还可包括至少一第二半导体芯片，其接置于该承载板上凸起部以外的区域，且该第二半导体芯片上具有多个电极垫，而该线路层可通过形成于该绝缘层中的导电结构电性连接至该第二半导体芯片的电极垫。该第二半导体芯片的厚度可与该第一半导体芯片不同，并可通过调整凸起部的厚度以使该第一及第二芯片的电性连接表面维持于相同平面。另外，因适应实际电性设计需求，亦可于该线路层上形成有线路增层结构。
该承载板及形成于其上的凸起部材料可相同或不同，且该承载板与凸起部也可为一体成型的结构，该承载板及凸起部的材料可由金属、陶瓷及高散热材料其中之一制成。
相比于现有技术，本发明的芯片嵌埋式封装结构，主要将半导体芯片接置于承载板的凸起部上，并可通过该承载板凸起部以调整凸起部间的绝缘层材料、增层绝缘层材料及承载板的厚度，以便于制控制造过程中温度变化时封装结构所发生的翘曲现象，同时可避免现有技术中增加散热板厚度来改善制造过程中温度变化时封装结构产生的翘曲状况所引起的封装结构厚度、重量及制造成本的增加。
另外，本发明可依据实际设计需要调整凸起部的厚度以使不同厚度尺寸的半导体芯片接置于该承载板后，所述半导体芯片的电性连接表面维持在同一平面，以维持收纳有半导体芯片的承载板上的绝缘层表面的平整性与一致性，进而提升后续于绝缘层上形成线路制造的可靠度。此外，本发明中，该承载板中可收纳多个功能不相同(或相同，亦或部分相同)、尺寸不同(或部分不同)的半导体芯片，进而可形成整合有多芯片的模块化封装结构，以符合现今电子产品多功能需求。
此外，在本发明的芯片嵌埋式封装结构的绝缘层及线路层上，还可进行线路增层制造，以在该嵌埋有半导体芯片的承载板上形成高密度及细线路的多层线路结构，同时可在线路结构外表面植设多个导电组件，以供嵌埋于承载板中的半导体芯片得以直接电性连接至外部装置，因此，本发明亦可整合半导体芯片及芯片承载件的制造与封装过程，提供客户端较大需求弹性以及简化半导体行业制造方法与接口协调问题。
再者，本发明的芯片嵌埋式封装结构的承载板及凸起部是由高散热的金属材料、陶瓷材料、高散热材料其中之一制成，因而可通过该承载板作为散热路径将直接接置于其上的半导体芯片运作时产生的热量快速、有效的逸散至外界，延长半导体芯片的寿命及封装结构的可靠性。
附图说明
图1为现有的整合半导体芯片的封装结构；
图2A为本发明的芯片嵌埋式封装结构第一较佳实施例的剖面示意图；
图2B为本发明的芯片嵌埋式封装结构第一较佳实施例进行线路增层制造的封装结构剖面示意图；以及
图3为本发明的芯片嵌埋式封装结构第二较佳实施例的剖面示意图。
附图标记说明
1、2                  封装结构
12                    散热板
120                   开口
13                    半导体芯片
130                   电极垫
14                    绝缘层
15                    线路层
150                   导电结构
20                    承载板
201、202、20a、20b    凸起部
21a、21b、21c         半导体芯片
210a、210b、210c      电极垫
211a、211b、211c      电路面
212a、212b、212c      非电路面
23                    绝缘层
222                   导电结构
24                    线路层
25                    线路增层结构
240                   绝缘层
242                   线路层
242a                  导电盲孔
244        电性连接垫
25         防焊层
26         导电组件
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所公开的内容轻易地了解本发明的其它优点及功效。本发明亦可通过其它不同的具体实施例加以实施或应用，本说明书中的各项细节亦可基于不同的观点与应用，在不背离本发明的精神下进行各种修改与变更。
本发明的芯片嵌埋式封装结构主要特征在于其承载板上具有至少一可供接置半导体芯片的凸起部，为简化图及说明，本实施例的图中仅以承载板上具有二个凸起部为例进行详细说明，但并非用的限制本发明。
请参阅图2A，为详细说明本发明的芯片嵌埋式封装结构的较佳实施例的剖面示意图。如图所示，该封装结构2包括：一承载板20，该承载板20上形成有凸起部201、202；半导体芯片21a、21b，分别接置于该承载板20的凸起部201、202上；一绝缘层22，形成于该承载板20及该些半导体芯片21a、21b上；以及一线路层23形成于该绝缘层22上，且令该线路层23电性连接至该半导体芯片21a、21b。
另外，该封装结构2还可包括有至少一半导体芯片21c，其接置于该承载板20上凸起部201、202以外的区域，且该线路层23复可电性连接至该半导体芯片21c。
该承载板20的材料可与该凸起部201、202的材料相同或不同，可由金属、陶瓷及高散热材料其中之一制成。上述该半导体芯片21a、21b接置于该凸起部201、202上，而该半导体芯片21c直接接置于该承载板20上。
另外，该承载板20与凸起部201、202亦可为例如金属、陶瓷或高散热材料的一体成型的结构。
该半导体芯片21a、21b形成有一具多数电极垫210a、210b的主动面211a、211b，及与该主动面相对的非主动面212a、212b，且该半导体芯片21a、21b以其非主动面212a、212b通过一黏着层(图未示)接置于该凸起部201、202上；半导体芯片21c，直接接置于该承载板20上，该半导体芯片21c形成有一具多个电极垫210c的主动面211c及与该主动面相对的非主动面212c，且该半导体芯片21c以其非主动面212c通过一黏着层(图未示)而直接接置于该承载板20上。上述该些半导体芯片21a、21b、21c可为主动式或被动式芯片的任意组合。另该些半导体芯片21a、21b、21c的厚度可不同；且形成于该承载板上的凸起部201、202高度可因应该些半导体芯片21a、21b、21c的不同厚度而加变化，以使该些半导体芯片21a、21b、21c的主动面211a、211b、211c得以维持在同一平面，从而利于在该芯片上进行后续电性延伸的细线路制造。
该绝缘层22，其形成于该承载板20及该些半导体芯片21a、21b、21c上，且令该绝缘层22完全填充于相邻凸起部间的间隙中。该绝缘层22可例如有机薄膜介电材或液态有机树脂材料；上述材料可选自ABF(Ajinomoto Build-up Film)、BCB(Benzocyclo-buthene)、LCP(Liquid Crystal Polymer)、PI(Poly-imide)、PPE(Poly(phenyleneether))、PTFE(Poly(tetra-fluoroethylene))、FR4、FR5、BT(Bismaleimide Triazine)、芳香尼龙(Aramide)等感光或非感光有机树脂，或亦可混合环氧树脂与玻璃纤维等材料构成。
该线路层23形成于该绝缘层22上，并可通过形成于该绝缘层22中的多个导电结构222(例如为导电盲孔或导电凸块等)而电性导接至该些半导体芯片21a、21b、21c上的电极垫210a、210b、210c，并可通过线路层23电性连接半导体芯片21a、21b或21c，另在该线路层23的部分外表面上形成有多个电性连接垫234，且于该线路层23上被覆有一防焊层25，该防焊层25具有多个开口以露出该电性连接垫234，用以提供植置有多个的导电组件26，而该些半导体芯片进而可形成整合有多芯片模块化的半导体芯片封装结构。该线路层23的形成方式为本领域现有的制造技术，故在此不再撰文赘述。
相比于现有技术，本发明的芯片嵌埋式封装结构，主要将半导体芯片接置于该承载板的凸起部上，从而可通过该承载板所具有的凸起部以调整凸起部间绝缘层的厚度，以便于制造过程中温度变化时，平衡封装结构所受到的热应力，从而可避免封装结构在制造过程中温度变化时翘曲现象的产生。且通过该凸起部可提供接置其上的芯片较佳的支撑效果，从而可避免封装结构翘曲而造成芯片裂损。
此外，本发明将半导体芯片接置于凸起部上，从而可避免现有技术中的全面增加承载板的厚度，进而可减小该封装结构成品的重量，且本发明可依据实际设计需要调整凸起部的厚度以使不同厚度的半导体芯片接置于该承载板后，所述半导体芯片的电性连接表面维持在同一平面，以提供收纳有半导体芯片的承载板上的绝缘层表面的平整性与一致性，以方便后续进行线路制造，进而提升后续于绝缘层上形成线路制造的可靠度。
后续于本发明的封装结构中，亦可依据实际需要于该绝缘层22及线路层23上进行线路增层制造，以构成所需电性设计的线路连接。
请参阅图2B，为在图2A所示的绝缘层22及线路层23上进行线路增层制造所形成的封装结构的剖面示意图。其结构与图2A所示的结构大致相同，但是于该绝缘层22及线路层23上还形成有一线路增层结构24。
该线路增层结构24包括有绝缘层240、叠置于该绝缘层240上的线路层242、以及穿过该绝缘层240以供该线路层242电性连接至绝缘层下方线路层23的导电盲孔242a。
另在该线路增层结构24的外表面的线路层上形成有多个电性连接垫244，且于该最外层线路层上被覆有一防焊层25，该防焊层25具有多个开口以外露出该电性连接垫244，用以提供植置有多个的导电组件26，例如为锡球(Solder ball)、导电柱或焊柱，从而供收纳于该承载板20中的该半导体芯片21a、21b、21c得以通过电极垫210a、210b、210c、线路层23、该线路增层结构24以及该导电组件26而电性导接至外部电子装置。此外，应需注意，该线路增层结构非以图示的层数为限，而可因应实际需求增加层数。
请参阅图3，为详细说明本发明的芯片嵌埋式封装结构的另一较佳实施例的剖面示意图，与前一实施例不同处在于该凸起部是一体成形于承载板上。如图所示，该承载板20上以电铸或蚀刻的方式形成有凸起部20a、20b，而该凸起部20a、20b上分别接置半导体芯片21a、21b，使该些半导体芯片21a、21b、21c的主动面211a、211b、211c得以维持在同一平面，从而利于在该芯片上进行后续电性延伸的细线路制造。
因此，本发明的芯片嵌埋式封装结构，主要是将半导体芯片放置于承载板的凸起部上，并可通过该承载板所具有的凸起部以调整凸起部间的绝缘层材料、增层绝缘层材料及承载板的厚度，以便于平衡制造过程中温度变化时芯片封装结构所受到的热应力，从而可避免制造过程中温度变化时封装结构翘曲现象的产生，同时可避免现有技术中增加散热板厚度以改善制造过程中温度变化时封装结构产生的翘曲状况所引起的封装结构厚度、重量及制造成本的增加。另外，本发明可依据实际设计需要调整凸起部的厚度以使不同厚度的半导体芯片接置于该承载板后，所述半导体芯片的电性连接表面维持在同一平面，以保持收纳有半导体芯片的承载板表面的绝缘层表面的平整性与一致性，进而提升后续于绝缘层上形成线路制造方法的可靠度。此外，本发明中，该承载板中可收纳多数个功能不相同(或相同，亦或部分相同)的半导体芯片进而可形成整合有多芯片模块化的半导体芯片封装结构，以符合现今电子产品多功能需求。
另外，在本发明的芯片嵌埋式封装结构的绝缘层及线路层上，还可进行线路增层制造，以在该嵌埋有半导体芯片的承载板上形成高密度及细线路的多层线路结构，同时可在线路结构外表面植设多个导电组件，以供嵌埋于承载板中的半导体芯片得以直接电性连接至外部装置，因此，本发明亦可整合半导体芯片的承载件的制造与封装过程，提供客户端较大需求弹性以及简化半导体行业制造与接口协调问题。
此外，本发明的芯片嵌埋式封装结构的承载板是由高散热的金属材料、陶瓷材料或高散热材料所制造，因而可通过该承载板作为散热路径将直接接置于其上的半导体芯片工作时产生的热量快速、有效的散逸至外界，延长半导体芯片的寿命及封装结构的可靠性。
上述实施例仅为例示性说明本发明的原理及其技术效果，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如前述的权利要求书所列。

Claims (14)

1.一种芯片嵌埋式封装结构，其特征在于，包括：
一承载板，且该承载板上形成至少一凸起部；
至少一第一半导体芯片，其接置于该凸起部上，且该第一半导体芯片上具有多个电极垫；
一绝缘层，其形成于该承载板及该第一半导体芯片上；以及
一线路层，其形成于该绝缘层上，且该线路层能通过形成于该绝缘层中的导电结构而电性连接至该第一半导体芯片的电极垫。
2.根据权利要求1所述的芯片嵌埋式封装结构，其特征在于，该线路层上还形成一线路增层结构，且该线路增层结构可电性导接至该线路层。
3.根据权利要求2所述的芯片嵌埋式封装结构，其特征在于，该线路增层结构包括有绝缘层、叠置于该绝缘层上的线路层、以及穿过该绝缘层以供该线路层电性连接至绝缘层下方线路层的导电盲孔。
4.根据权利要求2所述的芯片嵌埋式封装结构，其特征在于，该线路增层结构外表面植设有多个导电组件，以可供该半导体芯片电性连接至外部电子装置。
5.根据权利要求1所述的芯片嵌埋式封装结构，其特征在于，该承载板是由金属、陶瓷或高散热材料制成。
6.根据权利要求1所述的芯片嵌埋式封装结构，其特征在于，该凸起部是由金属、陶瓷或高散热材料制成。
7.根据权利要求1所述的芯片嵌埋式封装结构，其特征在于，该承载板的材料可与该凸起部的材料不同。
8.根据权利要求1所述的芯片嵌埋式封装结构，其特征在于，该承载板的材料可与该凸起部的材料相同。
9.根据权利要求1所述的芯片嵌埋式封装结构，其特征在于，该凸起部为额外接置于该承载板上。
10.根据权利要求1所述的芯片嵌埋式封装结构，其特征在于，该承载板与凸起部为一体成型的构造。
11.根据权利要求1所述的芯片嵌埋式封装结构，其特征在于，该第一半导体芯片为主动式芯片或被动式芯片。
12.根据权利要求1所述的芯片嵌埋式封装结构，其特征在于，该承载板的凸起部以外的区域上还可接置至少一第二半导体芯片，且该第二半导体芯片上具有多个电极垫，而该线路层通过形成于该绝缘层中的该导电结构电性连接至该第二半导体芯片的电极垫。
13.根据权利要求12所述的芯片嵌埋式封装结构，其特征在于，该第二半导体芯片为主动式芯片或被动式芯片。
14.根据权利要求12所述的芯片嵌埋式封装结构，其特征在于，该第一及第二半导体芯片的厚度不同，且形成于该承载板上的凸起部高度可根据该第一及第二半导体芯片的不同厚度而变化，以使该些半导体芯片的电性连接表面得以维持在同一平面。
CN200610143530A 2006-11-10 2006-11-10 芯片嵌埋式封装结构 Active CN101179066B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN200610143530A CN101179066B (zh) 2006-11-10 2006-11-10 芯片嵌埋式封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN200610143530A CN101179066B (zh) 2006-11-10 2006-11-10 芯片嵌埋式封装结构

Publications (2)

Publication Number Publication Date
CN101179066A true CN101179066A (zh) 2008-05-14
CN101179066B CN101179066B (zh) 2010-05-12

Family

ID=39405242

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200610143530A Active CN101179066B (zh) 2006-11-10 2006-11-10 芯片嵌埋式封装结构

Country Status (1)

Country Link
CN (1) CN101179066B (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103117262A (zh) * 2011-11-16 2013-05-22 东琳精密股份有限公司 具有连接接口的电子装置、其电路基板以及其制造方法
CN104576558A (zh) * 2013-10-21 2015-04-29 快捷韩国半导体有限公司 电源模块封装体
CN105701532A (zh) * 2014-11-25 2016-06-22 茂邦电子有限公司 晶片卡的晶片封装件及其成型用片状封装板与成型方法
CN106158787A (zh) * 2014-11-21 2016-11-23 台达电子工业股份有限公司 封装装置与其制作方法
CN106571343A (zh) * 2016-11-18 2017-04-19 三星半导体(中国)研究开发有限公司 集成被动元件的晶圆级扇出型封装件及其制造方法
CN107068579A (zh) * 2013-10-22 2017-08-18 日月光半导体制造股份有限公司 半导体封装结构与其制造方法
CN107104080A (zh) * 2015-10-09 2017-08-29 三菱电机株式会社 半导体装置
CN113053852A (zh) * 2019-12-26 2021-06-29 钰桥半导体股份有限公司 半导体组体
US11399438B2 (en) 2019-01-07 2022-07-26 Delta Electronics (Shanghai) Co., Ltd. Power module, chip-embedded package module and manufacturing method of chip-embedded package module

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1209948C (zh) * 2002-07-17 2005-07-06 威盛电子股份有限公司 嵌埋有ic芯片与无源元件的整合式模块板及其制作方法
JP2005286057A (ja) * 2004-03-29 2005-10-13 Sanyo Electric Co Ltd 回路装置およびその製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103117262A (zh) * 2011-11-16 2013-05-22 东琳精密股份有限公司 具有连接接口的电子装置、其电路基板以及其制造方法
CN104576558A (zh) * 2013-10-21 2015-04-29 快捷韩国半导体有限公司 电源模块封装体
CN107068579A (zh) * 2013-10-22 2017-08-18 日月光半导体制造股份有限公司 半导体封装结构与其制造方法
CN106158787A (zh) * 2014-11-21 2016-11-23 台达电子工业股份有限公司 封装装置与其制作方法
CN106158787B (zh) * 2014-11-21 2019-11-12 台达电子工业股份有限公司 封装装置与其制作方法
CN105701532B (zh) * 2014-11-25 2018-09-11 茂邦电子有限公司 晶片卡的晶片封装件及其成型用片状封装板与成型方法
CN105701532A (zh) * 2014-11-25 2016-06-22 茂邦电子有限公司 晶片卡的晶片封装件及其成型用片状封装板与成型方法
CN107104080A (zh) * 2015-10-09 2017-08-29 三菱电机株式会社 半导体装置
US10658324B2 (en) 2015-10-09 2020-05-19 Mitsubishi Electric Corporation Semiconductor device
CN106571343A (zh) * 2016-11-18 2017-04-19 三星半导体(中国)研究开发有限公司 集成被动元件的晶圆级扇出型封装件及其制造方法
US11399438B2 (en) 2019-01-07 2022-07-26 Delta Electronics (Shanghai) Co., Ltd. Power module, chip-embedded package module and manufacturing method of chip-embedded package module
CN113053852A (zh) * 2019-12-26 2021-06-29 钰桥半导体股份有限公司 半导体组体
CN113053852B (zh) * 2019-12-26 2024-03-29 钰桥半导体股份有限公司 半导体组体

Also Published As

Publication number Publication date
CN101179066B (zh) 2010-05-12

Similar Documents

Publication Publication Date Title
CN101179066B (zh) 芯片嵌埋式封装结构
US9484224B2 (en) Method of fabricating a circuit board structure
US7656015B2 (en) Packaging substrate having heat-dissipating structure
CN100561696C (zh) 嵌埋半导体芯片的结构及其制法
KR101412718B1 (ko) 반도체 패키지 및 적층형 반도체 패키지
CN100463128C (zh) 半导体芯片埋入基板的三维构装结构及其制作方法
CN100524717C (zh) 芯片内埋的模块化结构
TWI671861B (zh) 半導體封裝結構及其製作方法
US20060145328A1 (en) Three dimensional package structure with semiconductor chip embedded in substrate and method for fabricating the same
CN1744303A (zh) 用于半导体器件的封装基底、其制造方法以及半导体器件
CN109979889A (zh) 半导体封装件
WO2004064153A1 (en) Semiconductor device and method of manufacturing the same
US20080142951A1 (en) Circuit board structure with embedded semiconductor chip
CN112420652B (zh) 具有加强层及弯翘平衡件的互连基板及其半导体组体
US20100290193A1 (en) Stacked-chip packaging structure and fabrication method thereof
TWI791881B (zh) 電子封裝件及其組合式基板與製法
CN102034768A (zh) 具有晶粒埋入式以及双面覆盖重增层的基板结构及其方法
US11139179B2 (en) Embedded component package structure and manufacturing method thereof
US20130070437A1 (en) Hybrid interposer
CN110246812A (zh) 一种半导体封装结构及其制作方法
TWI275150B (en) Embedded chip package structure
CN1225791C (zh) 半导体构装与其制造方法
CN2531525Y (zh) 直接散热型bga基板
CN215183917U (zh) 扇出型封装结构
CN100466210C (zh) 散热型半导体封装件及其制法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant