CN101174615A - 半导体器件、半导体器件的制作方法及电气设备*** - Google Patents

半导体器件、半导体器件的制作方法及电气设备*** Download PDF

Info

Publication number
CN101174615A
CN101174615A CNA2007101542055A CN200710154205A CN101174615A CN 101174615 A CN101174615 A CN 101174615A CN A2007101542055 A CNA2007101542055 A CN A2007101542055A CN 200710154205 A CN200710154205 A CN 200710154205A CN 101174615 A CN101174615 A CN 101174615A
Authority
CN
China
Prior art keywords
mentioned
semiconductor device
base material
semiconductor
semiconductor chips
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2007101542055A
Other languages
English (en)
Inventor
森下龙也
石川修
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN101174615A publication Critical patent/CN101174615A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/142—Metallic substrates having insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Wire Bonding (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

提供一种半导体器件，设有：以芯片尺寸封装结构构成的半导体芯片；以及基材，对于各半导体芯片，该基材在与形成有其焊锡球(外部连接端子)的连接面相对置的对置面上通过粘接材料被粘接。并且，将多个半导体芯片相互连结。

Description

半导体器件、半导体器件的制作方法及电气设备***
技术领域
本发明涉及半导体器件，特别是包含了具有芯片尺寸封装(CSP：Chip Size Package)结构的半导体芯片的半导体器件、及其制造方法以及使用了该半导体器件的电气设备***。
背景技术
近年来，在半导体器件中，例如伴随着电子设备中的小型化要求，强烈要求实现其小型化和高密度化(高集成化)。为了对应这样的要求，在以往的半导体器件中，例如在日本特开平11-74407号公报所记载，提出了使用以CSP结构构成的半导体芯片的方案。
在此，参照图9具体说明上述现有的半导体器件。
图9A是以往的半导体器件的立体图，图9B是从图9A的箭头IXb方向看去的以往半导体器件的俯视图，图9C是以往的半导体器件的侧视图。
如图9所示，以往的半导体器件由在内部形成了2个功能电路块101、102的半导体芯片111构成。此外，在该以往的半导体器件中，在半导体芯片111的一面侧形成有多个焊锡球141，作为外部连接用的外部连接端子，可以同组装了该半导体器件的组件产品的安装基板电连接。此外，半导体芯片111以CPS结构构成，除了焊锡球141之外，其余都被封装。并且，在该以往的半导体器件中，同外部连接端子使用了管脚(引线框)的以往半导体器件不同，即使在对应高密度化而增加外部连接端子的设置数时，也能够实现小型化。
但是，在上述的以往半导体器件中，在实现了多功能化时，会存在其安装面积显著增加、或者安装作业需要很多的时间和工作的问题。
具体地说，在以往的半导体器件中，在一个半导体芯片内部增加了相互不同的多种多样的功能电路块的集成数(设置数)时，在这些功能电路块之间容易产生相互干扰。即，在以往的半导体器件中，在实现了多功能化时，容易发生隔离(isolation)特性的降低及伴随其的电气特性的降低等，需要增加被包含在该半导体器件中且安装在组件产品上的半导体芯片的设置数量。其结果，在以往的半导体器件中，难以抑制安装面积的增加。
再者，在组件产品的安装基板上安装半导体芯片的情况下，通常半导体芯片在被安装装置的臂等抓住的状态下被配置在安装基板上。因此，在以往的半导体器件中，除了多个半导体芯片的各个安装面积以外，需要在该安装基板上对于多个半导体芯片的每个确保用于在安装基板上配置各半导体芯片的空间。因此，在以往的半导体器件中，当实现了多功能化时，不仅导致其实质的安装面积的显著增加，安装作业还需要很多的时间和工作。
发明内容
鉴于上述问题，本发明的目的在于提供一种即使在实现了多功能化时，也能够抑制安装面积增加、并且简单地进行安装作业的半导体器件、及其制作方法、以及使用了该半导体器件的电气设备***。
为了实现上述目的，本发明涉及的半导体器件具备：多个半导体芯片，以芯片尺寸封装结构构成；以及基材，基材，在上述多个半导体芯片的各半导体芯片的、形成有外部连接用的外部连接端子的连接面以外的表面上，该基材通过粘接材料被粘接，由此将该多个半导体芯片相互连结。
在如上所述地构成的半导体器件中，上述多个半导体芯片利用粘接材料及基材被相互连结。由此，即使在与上述以往例不同地实现多功能化时，也能够抑制安装面积的增加。并且，由于多个半导体芯片成为一体，所以能够简单地进行半导体器件的安装作业。
并且，这里说的半导体芯片不仅包括构成集成了多个功能的半导体集成电路(IC)的芯片(包括***LSi等多功能芯片)，还包括晶体管、晶闸管等单功能的分立元件。
此外，希望在上述半导体器件中，上述基材在上述多个半导体芯片的各半导体芯片的与上述连接面相对置的对置面上通过粘接材料被粘接，由此将该多个半导体芯片相互连结。
该情况下，能够容易地确保基材和各半导体芯片之间的充分的粘接面积，能够容易地提高半导体器件的机械强度。
此外，希望在上述半导体器件中，上述基材使用金属材料构成。
该情况下，可以容易地构成具有优良的机械强度的半导体器件，并且能容易地提高半导体器件的散热特性。
此外，在上述半导体器件中，也可以是上述基材形成为包含L字形和T字形的多边形形状。
该情况下，在安装有上述半导体芯片的安装基板上利用对应于形状的记载进行连结，能够极力抑制半导体器件的安装面积的增加，并且，能够提高该半导体器件的使用性并容易地实现安装作业的简单化。
此外，希望在上述半导体器件中，在上述基材上设有被配置在2个上述半导体芯片之间并阻止该2个半导体芯片直接接触的保护部。
该情况下，上述2个半导体芯片在通过保护部被相互隔离的状态下，利用基材被连结成一体，所以能提高半导体器件的隔离特性。
此外，在上述半导体器件中，也可以是上述保护部通过使上述基材的一部分变形而形成。
该情况下，能够容易地构成在削减半导体器件的部件数量的同时、提高了隔离特性的半导体器件。
此外，在上述半导体器件中，也可以是上述粘接材料使用导电性粘接材料及绝缘性粘接材料。
该情况下，上述多个半导体芯片的各半导体芯片能够在电导通或电绝缘的状态下连接在基材上，能够根据各半导体芯片的电气特性连接到基材上。其结果，即使在连结多个半导体芯片时，也能够容易地提高隔离特性，同时防止各半导体芯片的电气特性降低。
此外，希望在上述半导体器件中，上述基材和上述粘接材料的至少一方同电源或地线连接，与上述电源或上述地线成为相同电位。
该情况下，上述半导体芯片通过基材和上述粘接材料的至少一方与电源或地线成为相同电位，所以在该半导体芯片中，能够防止来自其它半导体芯片的坏影响而产生杂散信号、噪声等。因此，能够容易地构成隔离特性和电气特性优良的半导体器件。
此外，希望在上述半导体器件中，在安装有上述多个半导体芯片的安装基板上，上述基材将该多个半导体芯片相互连结，使得上述多个半导体芯片的各半导体芯片的外部连接端子与设在上述安装基板上的布线图案电连接。
该情况下，在安装半导体器件的、外部的上述安装基板中，不需要使布线图案对应于各个半导体器件而不同。
此外，希望在上述半导体器件中，在上述基材中，在与连结有上述多个半导体芯片的连结面相对置的对置表面上形成布线图案，该对置表面作为安装面而起作用。
该情况下，可以使用基材作为具有安装面的安装基板，能够简单地构成可容易地安装多个半导体芯片的半导体器件。
此外，在上述半导体器件中，在上述基材中形成有通孔，该通孔用于电连接在上述对置表面上形成的布线图案和在安装有上述多个半导体芯片的安装基板上设置的布线图案。
该情况下，可以利用通孔容易地连接基材上的布线图案和安装基板上的布线图案，也可以容易地进行多个半导体芯片安装到安装基板上的作业。
此外，本发明的半导体器件的制造方法包括：形成工序，形成多个以芯片尺寸封装结构构成的半导体芯片；和连结工序，对于在上述形成工序形成的多个半导体芯片，通过在形成有外部连接用的外部连接端子的连接面以外的表面上通过粘接材料来粘接基材，将该多个半导体芯片相互连结。
在如上所述地构成的半导体器件的制造方法中，在形成工序中形成多个以芯片尺寸封装结构构成的半导体芯片。然后，多个半导体芯片利用隔着上述各连结面以外的表面的粘接材料而粘接的基材相互被连结。由此，即使在与上述现有例不同地、实现多功能化时，也能够制造抑制安装面积的增加、且安装作业简单的半导体器件。
此外，在上述半导体器件的制造方法中，也可以具备在外部的安装基板上安装在上述连结工序连结的多个半导体芯片的安装工序。
该情况下，上述多个半导体芯片通过安装工序被安装在组装有半导体器件的上述外部的安装基板上，能够构成组装了半导体器件的组件产品。
此外，本发明的电气设备***是具有发送信息的发送部和接收信息的接收部，其特征在于，
上述发送部和上述接收部的至少一方使用上述某一种半导体器件而构成。
在如上所述地构成的电气设备***中，即使在实现多功能化时也能够抑制安装面积的增加、并且能简单地进行安装作业的半导体器件，使用于发送部和接受部的至少一方，所以能够容易地实现小型化，并且能容易地构成高性能且制造简单的电气设备***。
附图说明
图1A是本发明的第一实施方式涉及的半导体器件的立体图，图1B是从图1A的箭头Ib看去的上述半导体器件的俯视图。
图2是示意性地说明上述半导体器件的制造工序的图。
图3是表示上述半导体器件的制造工序的流程图。
图4A是本发明的第二实施方式涉及的半导体器件的立体图，图4B是从图4A的箭头IVb看去的上述半导体器件的俯视图。
图5A是本发明的第三实施方式涉及的半导体器件的立体图，图5B是从图5A的箭头Vb看去的上述半导体器件的俯视图。
图6是本发明的第四实施方式涉及的半导体器件的立体图。
图7A是本发明的第五实施方式涉及的半导体器件的立体图，图7B是沿图7A的VIIb-VIIb线的剖面图。
图8是表示使用了图7所示的半导体器件的便携式电话***的主要部分结构例的俯视图。
图9A以往的半导体器件的立体图，图9B是从图9A的箭头IXb看去的以往半导体器件的俯视图，图9C是以往半导体器件的侧视图。
具体实施方式
下面，参照附图说明本发明的半导体器件、半导体器件的制造方法、以及电气设备***的优选实施方式。
(第一实施方式)
图1A是本发明的第一实施方式涉及的半导体器件的立体图，图1B是从图1A的箭头Ib看去的上述半导体器件的俯视图。图中，本实施方式的半导体器件1具备以芯片尺寸封装(CSP)结构构成的多个、例如2个半导体芯片11、12。在半导体芯片11、12上分别形成作为外部连接用的外部连接端子的焊锡球411、412，构成为能够与组装了半导体器件1的组件产品的安装基板(未图示)电连接。此外，在半导体芯片11、12的各内部设有至少一个功能电路块(未图示)，在各半导体芯片11、12中被赋予了规定的电气特性并执行规定的工作。
此外，如图1A所示，半导体芯片11、12在使形成有焊锡球411、412的连接面在图的下侧对齐的状态下，通过基材21相互被固定。即，在半导体器件1中，在与个半导体芯片11、12的连接面相对置的对置面上依次层叠着粘接材料3 1和基材21，基材21通过粘接材料3 1将半导体芯片11、12相互连结。此外，半导体芯片11、12使用了长度、宽度及高度的尺寸范围分别为0.9～5.2mm、0.9～3.2mm以及0.3～0.8mm程度的立方体状的结构。此外，粘接材料31使用了例如环氧树脂类的粘接剂等，粘接材料31被粘接在分别配置于其两面、即上表面和下表面的基材21及半导体芯片11、12上。
此外，基材21使用了以平板状形成的结构，其形状基于相互联结的半导体芯片11、12的粘接面(对置面)大小等而设定。此外，基材21使用了金、铜等金属材料。
并且，除了上述说明以外，也可以使用合成树脂材料、最好是耐热性优良的玻璃环氧树脂、聚酰亚胺树脂等构成基材21。但是，如上所述，在使用金属材料构成基材21的情况下，能够使用机械强度和散热特性优良的基材，所以能够容易地构成具有优良的机械强度的半导体器件1，再者能够容易地提高半导体器件1的散热特性，从这点来说是优选的。并且，由于使用了具有优良机械强度(刚性)的基材21，所以在半导体器件1中，即使在增加了半导体芯片数量时，也能够防止挠曲的发生等，同时使用该基材21能容易地实现一体化，从这一点来看是优选的。
此外，在半导体器件1中，对于安装有多个半导体芯片11、12的外部的上述安装基板，基材21将该多个半导体芯片11、12相互连结，使得该多个半导体芯片11、12的各自的焊锡球(外部连接端子)411、412同设在上述安装基板上的布线图案(未图示)电连接。
详细地说，在各半导体芯片11、12中，除了从连接面以半球状突出的焊锡球411、412之外，进行由具有电绝缘性的绝缘保护膜覆盖的封装，在半导体芯片11中如图1B所例示的那样沿着该图的上下方向及左右方向分别排列着2个和4个焊锡球411。在这些合计8个的焊锡球411中，设置成在上述上下方向及左右方向的各个方向，相邻接的2个焊锡球411具有等间隔(例如0.3～0.4mm)。
同样，在半导体芯片12中如图1B所例示的那样，沿着上下方向及左右方向分别排列着2个和3个焊锡球412，在这些合计6个的焊锡球412中，设置成在上述上下方向及左右方向的各个方向，相邻接的2个焊锡球412具有等间隔(例如0.3～0.4mm)。并且，在半导体器件1中，在通过基材21连结的半导体芯片11、12被安装在安装基板上时，例如图1B的上侧的焊锡球411、412与相同的布线图案电连接，该图下侧的焊锡球411、412同与上侧的焊锡球411、412不同的布线图案电连接。
如上所述，基板21将多个半导体芯片11、12相互连结，使得多个焊锡球411、412同安装基板上的相对应的布线图案电连接，所以在安装有半导体器件1的外部的安装基板中，不需要使布线图案对应于半导体器件1的每个而不同。因此，能够构成可容易地安装到形成有标准且相同的布线图案的通用性高的安装基板上的半导体器件1(在后述的各实施方式中也相同)。
在此，还参照图2和图3具体说明本实施方式的半导体器件1的制造方法。
在本实施方式的半导体器件1中，首先实施形成多个以芯片尺寸封装结构构成的半导体芯片的形成工序。具体地说，如图3的步骤S所示，在本实施方式的半导体器件1中，进行作为该半导体器件1一体构成的多个半导体芯片11、12的制作。
接着，对于在上述形成工序形成的多个半导体芯片，使基材隔着粘接材料粘接在形成有外部连接用的外部连接端子的连接面以外的表面上，由此进行将该多个半导体芯片相互连结的连结工序。具体地说，如图3的步骤S2所示地制作基材21之后，如图3的步骤S3所示地基材21和半导体芯片11、12通过粘接材料31相互粘接。更具体地说，如图2所示，半导体芯片11、12在其一个侧面相互紧密接触、且对置面朝向图的上侧的状态下被配置之后，该对置面与粘接材料31的下表面粘接。再者，在粘接材料31的上表面粘接着基材21的下表面，基材21通过粘接材料31使半导体芯片11、12成为一体。其结果，半导体器件1如图3的步骤S4所示地将半导体芯片11、12作为如1个CSP结构那样的单片LSI而完成。
然后，实施将通过上述连结工序连结的多个半导体芯片安装到外部的安装基板上的安装工序。即，如图3的步骤S5所示，半导体芯片11、12与安装基板的布线图案电连接，半导体器件1安装在上述组件产品的安装基板上。
在如上所述地构成的本实施方式的半导体器件1中，半导体芯片11、12通过粘接材料31及基材21相互连结。由此，在本实施方式的半导体器件1中，与上述以往例不同，即使在实现了多功能化时，也能够抑制安装面积的增加，并且，能够简单地进行半导体器件1的安装作业。即，在本实施方式的半导体器件1中，将分别设有至少一个功能电路块的半导体芯片11、12作为如一个CSP结构那样的单片LSI而制造，所以，即使在实现了多功能化时，与以往例不同，也能够抑制安装在组件产品的安装基板上的半导体芯片设置数量的增加，还能够抑制安装面积的增加。再者，在本实施方式的半导体器件1中，能够减少向安装基板上的安装作业所需的时间和工作。
此外，在本实施方式的半导体器件1中，使半导体芯片11、12的一个侧面相互紧密接触，所以，即使在被安装装置的臂等抓住的状态下被配置在安装基板时，也与以往例不同，不需要每个该半导体芯片具有用于将各半导体芯片配置在安装基板上的空间。其结果，在本实施方式的半导体装置1中，能够减少安装基板上的实质的安装面积。
此外，本实施方式的半导体器件1中包含着多个半导体芯片11、12，所以，在例如需要设置相互造成干扰的2个功能电路块的情况下，通过将相互造成该干扰的2个功能电路块分别形成在半导体芯片11、12的内部，能够防止2个功能电路块之间的相互干扰，能够容易地构成抑制了电气特性的降低、且隔离特性优良的半导体器件1。
而且，根据本申请的发明者进行的隔离特性的实验结果，证实了杂散信号改善了约10dB左右。
(第二实施方式)
图4A是本发明的第二实施方式涉及的半导体器件的立体图，图4B是从图4A的箭头IVb看去的上述半导体器件的俯视图。图中，本实施方式和上述第一实施方式的主要不同点是使用了以L字形形状构成的基材这一点。并且，对于与上述第一实施方式共同的要素，赋予相同的附图标记，省略其重复说明。
即，如图4所示，本实施方式的半导体器件1中，除了上述半导体芯片11、12之外，还包含着CSP结构的半导体芯片13。如图4B所示，在该半导体器件13中沿着图的上下方向及左右方向分别形成有三个和三个焊锡球413。此外，半导体芯片13在图4B下侧的侧面与半导体芯片11的该图上侧的侧面紧密接触的状态下，通过粘接材料31并利用按L字形形状构成的基材21，同半导体芯片11、12连结成一体。
通过以上构造，本实施方式的半导体器件1能够实现与上述第一实施方式相同的作用效果。此外，在本实施方式的半导体器件1中，使用与半导体芯片11～13的配置相对应的L字形的基材21将该半导体器件1整体的上述连接面构成为L字形形状，所以同连接面形状为正方形或长方形的形状而构成的以往品相比，在本实施方式的半导体器件1中能够容易地形成各种各样形状的安装基板。
并且，除了上述说明以外，还可以使用以T字形等多边形形状构成的基材来相互连结多个半导体芯片，作为半导体器件而构成。即，通过使用包含L字形和T字形的多边形形状的基材，可以使半导体器件1整体的连接面的形状成为该多边形的形状。通过构成这样的多边形的半导体器件，在本实施方式的半导体器件1中，能够在以往不能够安装的、被安装基板的端部其它电气部件包围的狭窄空间中安装。因此，在本实施方式的半导体器件1中，对应于安装基板的形状和安装在安装基板上的***部件，可以使用挠性电缆进行安装。
(第三实施方式)
图5A是本发明的第三实施方式涉及的半导体器件的立体图，图5B是从图5A的箭头Vb看去的上述半导体器件的俯视图。图中，本实施方式与上述第一实施方式的主要不同点是，在基材中设置了被配置在2个半导体芯片之间的、阻止该2个半导体芯片直接接触的保护部。并且，对于与上述第一实施方式共同的要素赋予相同的附图标记，并省略其重复说明。
即，如图5所示，在本实施方式的半导体器件1中，长方体状的保护部61配置在半导体芯片11、12之间，在阻止了这些半导体芯片11、12直接接触的状态下，同半导体芯片11、12一起通过粘接材料31被粘接在基板21上。
此外，在保护部61中，可以根据半导体芯片11、12的结构(设在各芯片内部的功能电路块的种类、设置数等)和半导体器件1所要求的隔离特性等，适当选择金属材料等导电性材料、或者合成树脂材料等具有电绝缘性的绝缘性材料来使用。再者，还考虑形成在各半导体芯片11、12上的焊锡球411、412的各形成数和各形成位置(即，还包含上述安装基板的布线图案的形状等)等，来决定保护部61的大小。
通过以上结构，本实施方式的半导体器件1能够实现与上述第一实施方式同样的作用效果。在本实施方式的半导体器件1中，利用保护部61阻止半导体芯片11、12直接接触，所以这些半导体芯片11、12在被保护部61相互隔离的状态下通过基材21连结成一体，能够提高半导体器件1的隔离特性。
并且，在上述说明中说明了适用于包含2个半导体芯片11、12的半导体器件1的情况，但本实施方式的保护部只要是被配置在邻接的2个半导体芯片之间、且阻止该2个半导体芯片直接接触的结构即可，在包含3个以上半导体芯片的半导体器件中，可以设置2个以上的保护部来提高该半导体器件的隔离特性。
此外，除了上述说明以外，在使用导电性材料构成保护部61时，例如通过将该保护部61直接连接在地线上，能够实现更良好的隔离特性。
此外，在上述说明中说明了使用与基材21独立的保护部61的结构，但本实施方式的保护部不限定于此，也可以使用通过使基材的一部分变形而形成的保护部。在使用了包含这样的保护部的基材的情况下，能够削减半导体器件的部件数量，并且容易构成提高了隔离特性的半导体器件，从这一点来说是优选的。
(第四实施方式)
图6是本发明的第四实施方式涉及的半导体器件的立体图。图中，本实施方式和上述第一实施方式的主要区别点是，粘接材料使用导电性粘接材料和绝缘性粘接材料，并且将基材连接在地线上而与地线成为相同电位。并且，对于与上述第一实施方式共同的要素赋予了相同的附图标记，省略其重复的说明。
即，如图6所示，在本实施方式的半导体器件1中，基材21和半导体芯片11通过导电性粘接材料312相互粘接着，基材21和半导体芯片12通过绝缘性粘接材料311相互粘接着。此外，基材21使用了金属材料等导电性材料，与设在上述安装基板一侧的地线81连接而与该地线81成为相同电位。由此，半导体芯片11通过导电性粘接材料312及基材21与地线成为相同电位，即接地。
此外，绝缘性粘接材料311使用了例如环氧树脂类粘接剂、聚酰亚胺树脂类粘接剂等具有电绝缘性的粘接材料。另一方面，通过在粘接材料中混入和添加例如银、镍等具有导电性的粒子，导电性粘接材料312可以使用被赋予了导电性的材料。
通过以上构成，本实施方式的半导体器件1能够实现与上述第一实施方式同样的作用效果。此外，在本实施方式的半导体器件1中，半导体芯片12、11分别通过包含在粘接材料中的绝缘性粘接材料311和导电性粘接材料312被固定安装在基材21上，所以半导体芯片11在对基材21电气导通的状态下被连接，半导体芯片12在对基材21电绝缘的状态下被连接。由此，在本实施方式的半导体器件1中，能够根据各半导体芯片11、12的电气特性，连结在基材21上。
具体地说，如上所述，不想受到杂散信号、噪声等来自其它半导体芯片11的影响的半导体芯片12，使用绝缘性粘接材料311与基材21粘接。另一方面，发生杂散信号、噪声等并对其它办导体芯片12造成影响的半导体芯片11，使用导电性粘接材料312粘接在基材21上，由此发生杂散信号、噪声等的半导体芯片11通过导电性粘接材料312及基材21连接在地线81上，因此可以通过地线81将杂散信号、噪声等排除到外部。
另一方面，半导体芯片12通过绝缘性粘接材料311粘接在基材21上，所以阻止来自半导体芯片11的杂散信号、噪声等的传输，因此能够实现较高的隔离特性，防止电气特性的降低。如此地，通过分开使用绝缘性粘接材料311和导线性粘接材料312，在连结多个半导体芯片11、12时，也能够容易地提高隔离特性，同时防止各半导体芯片11、12的电气特性降低。
并且，在上述说明中说明了通过导电性粘接材料312和基材21将半导体芯片11连接在地线81上而成为相同电位的情况，但本实施方式不限定于此，只要基材和粘接材料中的至少一个连接到设在半导体器件外部的上述安装基板等的电源或地线上而与电源或地线成为相同电位的结构即可。即，只要是通过基材和粘接材料的至少一个能够使半导体芯片和电源或地线成为相同电位即可，由此，在该半导体芯片中能够防止因来自其它半导体芯片的坏影响而产生杂散信号、噪声等。其结果，能够容易地构成隔离特性和电气特性优良的半导体器件。
(第五实施方式)
图7A是本发明的第五实施方式涉及的半导体器件的立体图，图7B是沿图7A的VIIb-VIIb线的剖面图。图中，本实施方式和上述第一实施方式的主要不同点是，在基材中，在与连结了多个半导体芯片的连结面向对置的对置表面上形成布线图案，使该对置表面具有安装面的功能。并且，对于与上述第一实施方式共同的要素赋予了相同的附图标记，并省略其重复说明。
即，如图7所示，在本实施方式的半导体器件1中，3个半导体芯片11～13通过粘接材料31粘接在基材21上，并通过该基材21相互连结着。此外，如图7B所示，基材21使用合成树脂材料构成，其整体通过射出成型法等公知的制造方法而构成一体。
详细地说，如图7B所例示的那样在基材21中设有：按平板状构成的平板部21a；保护部21b，从平板部21a向该图的下侧突出，以便被配置在半导体芯片11、12之间；以及延伸设置部21c，从该平板部21a的周边部分向该图的下侧延伸设置，以便围绕平板部21a的周边部分。保护部21b提高半导体芯片11、12之间的隔离特性。此外，在半导体芯片11、13之间、以及半导体芯片12、13之间形成有未图示的保护部，提高了对应的半导体芯片11、13之间和半导体芯片12、13之间的隔离特性。
此外，在基材21中，如图7B所示地在平板部21a及延伸设置部21c的该图的上侧表面上形成有布线图案21d。即，该基材21中，在作为在与连结有各半导体芯片11～13的连结面相对置的对置表面的上述上侧表面上，形成有例如使用导电性印刷油墨构成的布线图案21d，该上侧(对置)表面具有安装面的功能。其结果，在本实施方式的半导体器件1中，如图7A例示的那样，外部的半导体芯片被搭载在基材21的上侧表面上，其焊锡球414与布线图案21d电连接。并且，在图7A中，为了简化附图，省略了布线图案21d的图示。
再者，基材21中，在延伸设置部21c设有多个通孔21e。如图7B例示的那样，在通孔21e的内部充填着使用了例如金或铜的导电性材料22。此外，该导电性材料22的上端部及下端部可以分别与布线图案21d和设在上述组件产品的安装基板71上的布线图案71a电连接。并且，在图7A中，为了简化附图，省略了布线图案71a的图示。
利用以上结构，在本实施方式的半导体器件1中，能够将通过基材21连结的至少一个半导体芯片11～13和安装在该基材21上的半导体芯片14电连接。其结果，在本实施方式的半导体器件1中，能够容易地构成需要多个半导体芯片的电气设备***。
在此，参照图8具体说明使用了本实施方式的半导体器件1的便携式电话***。
图8是表示使用了图7所示的半导体器件的便携式电话***的主要部分结构例的俯视图。
图8中，本实施方式的便携式电话***具备天线161、使用本实施方式的半导体器件1构成的收发部162、基带信号处理部163。此外，收发部162具备：共用部162a，其构成对通过天线161发送接收的无线信号进行处理的RF信号处理部，并且与天线161连接；以及与共用部162a并列设置的接收部162b及发送部162c。
共用部162a包含在接收部162b的接收动作和发送部162c的发送动作中可共用的电气部件和电气电路，例如由半导体芯片11(图7)构成。具体地说，共用部162a中包括开关201、双工器202、隔离器203、PA(功率放大器)204、LNA(低噪声放大器)205、SAW(表面声波)滤波器206等，被集成在半导体芯片11内。
此外，接收部162b包含对经由天线161及共用部162a输入的接收信号进行处理的电气部件和电气电路，例如由半导体芯片12(图7)构成。具体地说，接收部162b中包含着滤波电路208，被集成在半导体芯片12内。
此外，发送部162c包含对经由天线161及共用部162a输出的发送信号进行处理的电气部件和电气电路，例如由半导体芯片13(图7)构成。具体地说，发送部162c中包括混频电路207、放大电路209、分频器210、VCO(电压控制振荡器)211、PLL(锁相环)212，被集成在半导体芯片13内。
此外，在基带信号处理部163中包含：用于将来自接收部162b的接收信号变换为声音信号或包数据的电气部件和电气电路，以及将声音信号或包数据变换为发送信号向发送部162c输出的电气部件和电气电路，例如由半导体芯片14(图7)构成。具体地说，在基带信号处理部163上连接着扬声器或产生声音及振动的电气-机械-音频变换器等(未图示)，能够对用户输出声音信号，或者感觉到振动。此外，基带信号处理部163上连接着麦克风等声音收集部件(未图示)，构成为能够输入来自声音收集部件的声音信号。
根据以上结构，本实施方式的半导体器件1能够实现与上述第一实施方式同样的作用效果。此外，在本实施方式的半导体器件1中，布线图案21d被设置在基材21的上侧表面上，使该上侧表面具有安装面的功能，所以能够将基材21兼用作安装基板，简单地构成能够容易地安装多个半导体芯片的半导体器件1。其结果，在本实施方式的半导体器件1中，能够降低外部安装基板上的实质的安装面积。
此外，在本实施方式的半导体器件1中，通孔21e形成在基材21的延伸设置部21c，并且通过被填充在该通孔21e内部的导电性材料22将布线图案21d和外部的安装基板71的布线图案71a电连接，所以，可以构成能容易地进行多个半导体芯片安装到安装基板71上的安装作业的半导体器件1。
此外，在本实施方式的便携式电话***中，利用在抑制安装面积增加的同时、又能简单地进行安装作业的半导体器件1构成收发部162，所以能容易地实现小型化，并且能容易地构成高性能且制作简单的便携式电话***。此外，半导体器件1具有优良的隔离特性和电气特性，所以在发送工作和接收工作中，能够实现发送接收间的较高的隔离特性，并且能够容易地构成高频特性优良的便携式电话***。
并且，在上述说明中说明了在基材21的上述对置表面(安装面)上安装了半导体器件1以外的其它半导体器件14的情况，但本实施方式不限定于此，也可以是将第一实施方式～第五实施方式中的某个半导体器件1层叠2层以上的结构。
此外，除了上述说明以外，也可以是基材21将半导体芯片11～13和构成基带信号处理部163的半导体芯片14连结成一体，使用本实施方式的半导体器件1构成便携式电话***的整个主要部分结构。
此外，在上述说明中说明了在通孔21e内填充导电性材料22的结构，但本实施方式中只要形成了用于将形成于对置表面上的布线图案和在安装了多个半导体芯片的安装基板上设置的布线图案电连接的通孔的结构就可以，还可以使用在通孔21e内部的布线材料来代替导电性材料22。
并且，上述实施方式都只是例示，并不限定本发明。本发明的技术范围由权利要求书的范围来限定，与在权利要求书中记载的结构等同的范围内的所有变更都被包含在本发明的技术范围内。
例如，在上述说明中说明了在多个半导体芯片的每个中，在与形成有其焊锡球的连接面相对置的对置面上隔着粘接材料设置基材，使用该基材连结这些半导体芯片的结构，但本发明只要通过在多个半导体芯片的各连接面以外的表面上隔着粘接材料进行粘接而具有相互连结多个半导体芯片的基材，就不进行任何限定。例如，可以在多个半导体芯片的各侧面上设置粘接材料并使用基材一体连结，或者在一个半导体芯片的侧面和另一半导体芯片的对置面上设置粘接材料并使用基材连结成一体。
但是，如果像上述实施方式那样使用粘接材料和基材将多个半导体芯片的各个半导体芯片的对置面相互连结成一体，则能够容易确保基材与各半导体芯片间的充分的粘接面积，能够容易地提高半导体器件的机械强度，这一点上是优选的。此外，由于可以使用平板状的基材，所以不需要将该基材的形状复杂化，这一点上也是优选的。
此外，在上述说明中说明了将焊锡球用于外部连接端子的情况，但本发明的外部连接端子不限定于此，还可以将例如凸出的突起电极用于外部连接端子。
此外，在上述第五实施方式中说明了使用本发明的半导体器件来构成了便携式电话***的情况，但本发明的电气设备***只要是具有发送信息的发送部和接收信息的接收部，并使用本发明的半导体器件来构成发送部和接收部中的至少一方的结构，就不进行任何限定。具体地说，可以应用于在构成ETC(电子收费***)车载器的无限部的电子设备***、寻呼机等移动通信***的便携式终端中使用的各种电气设备(通信设备)***。

Claims (14)

1.一种半导体器件，其特征在于，具备：
多个半导体芯片，以芯片尺寸封装结构构成；和
基材，在上述多个半导体芯片的各半导体芯片的、形成有外部连接用的外部连接端子的连接面以外的表面上，该基材通过粘接材料被粘接，由此将该多个半导体芯片相互连结。
2.如权利要求1所述的半导体器件，其特征在于，
上述基材在上述多个半导体芯片的各半导体芯片的与上述连接面相对置的对置面上通过粘接材料被粘接，由此将该多个半导体芯片相互连结。
3.如权利要求1或2所述的半导体器件，其特征在于，具备：
上述基材使用金属材料构成。
4.如权利要求1至3中任一项所述的半导体器件，其特征在于，
上述基材形成为包含L字形和T字形的多边形形状。
5.如权利要求1至4中任一项所述的半导体器件，其特征在于，
在上述基材上设有被配置在2个上述半导体芯片之间并阻止该2个半导体芯片直接接触的保护部。
6.如权利要求5所述的半导体器件，其特征在于，
上述保护部通过使上述基材的一部分变形而形成。
7.如权利要求1至6中任一项所述的半导体器件，其特征在于，
上述粘接材料使用了导电性粘接材料及绝缘性粘接材料。
8.如权利要求1至7中任一项所述的半导体器件，其特征在于，
上述基材和上述粘接材料的至少一方同电源或地线连接，与上述电源或上述地线成为相同电位。
9.如权利要求1至8中任一项所述的半导体器件，其特征在于，
在安装有上述多个半导体芯片的安装基板上，上述基材将该多个半导体芯片相互连结，使得上述多个半导体芯片的各半导体芯片的外部连接端子与设在上述安装基板上的布线图案电连接。
10.如权利要求1至9中任一项所述的半导体器件，其特征在于，
在上述基材中，在与连结有上述多个半导体芯片的连结面相对置的对置表面上形成布线图案，该对置表面作为安装面而起作用。
11.如权利要求10所述的半导体器件，其特征在于，
在上述基材中形成有通孔，该通孔用于将在上述对置表面上形成的布线图案和在安装有上述多个半导体芯片的安装基板上设置的布线图案电连接。
12.一种半导体器件的制造方法，其特征在于，包括：
形成工序，形成多个以芯片尺寸封装结构构成的半导体芯片；和
连结工序，在由上述形成工序形成的多个半导体芯片上，在形成有外部连接用的外部连接端子的连接面以外的表面上通过粘接材料来粘接基材，从而将该多个半导体芯片相互连结。
13.如权利要求12所述的半导体器件的制造方法，其特征在于，
具备在外部的安装基板上安装通过上述连结工序连结的多个半导体芯片的安装工序。
14.一种电气设备***，具有发送信息的发送部和接收信息的接收部，其特征在于，
上述发送部和上述接收部的至少一方使用如权利要求1～11中的某一项记载的半导体器件构成。
CNA2007101542055A 2006-09-11 2007-09-11 半导体器件、半导体器件的制作方法及电气设备*** Pending CN101174615A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006245676A JP2008066655A (ja) 2006-09-11 2006-09-11 半導体装置、半導体装置の製造方法、及び電気機器システム
JP245676/2006 2006-09-11

Publications (1)

Publication Number Publication Date
CN101174615A true CN101174615A (zh) 2008-05-07

Family

ID=39168723

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2007101542055A Pending CN101174615A (zh) 2006-09-11 2007-09-11 半导体器件、半导体器件的制作方法及电气设备***

Country Status (3)

Country Link
US (1) US7763960B2 (zh)
JP (1) JP2008066655A (zh)
CN (1) CN101174615A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110494907A (zh) * 2017-03-29 2019-11-22 夏普株式会社 显示装置以及显示装置的制造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USD933618S1 (en) 2018-10-31 2021-10-19 Asahi Kasei Microdevices Corporation Semiconductor module
USD973030S1 (en) * 2021-02-23 2022-12-20 Dong Woon Anatech Co., Ltd Semiconductor device
JP1712327S (ja) * 2021-06-18 2022-04-12 半導体素子

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100186331B1 (ko) 1996-06-17 1999-03-20 문정환 적층형 패키지
US6057593A (en) * 1996-10-10 2000-05-02 Samsung Electronics Co., Ltd. Hybrid high-power microwave-frequency integrated circuit
JPH1174407A (ja) 1997-08-29 1999-03-16 Mitsubishi Electric Corp 半導体装置
JP3201353B2 (ja) 1998-08-04 2001-08-20 日本電気株式会社 半導体装置とその製造方法
JP2000164792A (ja) * 1998-11-30 2000-06-16 Hitachi Ltd 半導体装置およびその製造方法
JP3455948B2 (ja) * 2000-05-19 2003-10-14 カシオ計算機株式会社 半導体装置およびその製造方法
JP2002299546A (ja) * 2001-04-04 2002-10-11 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法
US6940729B2 (en) * 2001-10-26 2005-09-06 Staktek Group L.P. Integrated circuit stacking system and method
JP2005123535A (ja) * 2003-10-20 2005-05-12 Toshiba Corp 半導体装置
TWI232568B (en) * 2004-03-11 2005-05-11 Advanced Semiconductor Eng Multi package module with heat spreader
JP4353935B2 (ja) * 2005-11-07 2009-10-28 Ｎｅｃエレクトロニクス株式会社 リードレスパッケージ型半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110494907A (zh) * 2017-03-29 2019-11-22 夏普株式会社 显示装置以及显示装置的制造方法

Also Published As

Publication number Publication date
US20080061415A1 (en) 2008-03-13
JP2008066655A (ja) 2008-03-21
US7763960B2 (en) 2010-07-27

Similar Documents

Publication Publication Date Title
US7089032B2 (en) Radio transmitting/receiving device
KR100839067B1 (ko) 전자 회로 모듈과 그 제조 방법
CN1652333B (zh) 高频电路模块
US20030060172A1 (en) Radio frequency module
CN100533730C (zh) 高频电路模块和无线通信设备
US6424233B1 (en) Complex electronic component with a first multilayer filter having a cavity in which a second filter is mounted
US7432580B2 (en) Semiconductor device with a substrate having a spiral shaped coil
CN100472782C (zh) 半导体器件
JP2001292026A (ja) パッケージ集積回路
JP2004296613A (ja) 半導体装置
JP3789410B2 (ja) 表面実装型電子部品モジュールおよびその製造方法
JP2008545255A (ja) パッケージング・ロジックおよびメモリ集積回路
US6713878B2 (en) Electronic element with a shielding
US20060103003A1 (en) Modular construction component with encapsulation
JPH09134981A (ja) マイクロ波・ミリ波帯の機能モジュールパッケージ
JP2009111010A (ja) 半導体装置およびその製造方法
CN101174615A (zh) 半导体器件、半导体器件的制作方法及电气设备***
CN114566479A (zh) 一种封装模组、其制备方法、基站及电子设备
JPH05167302A (ja) 高周波電力増幅回路装置およびそれを含む高周波モジュール
JPH08340081A (ja) 半導体装置とその製造方法
CN218827106U (zh) 异构封装基板和异构封装模组
CN218867104U (zh) 异构封装基板和模组
JP2000299427A (ja) 高周波集積回路装置
CN112551475B (zh) 芯片封装结构、其制作方法和电子设备
KR101633643B1 (ko) 필터 모듈

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20080507